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®
ADS7818
内部的 涉及. 这个 涉及 能 是 使用 至 供应 一个
小 数量 的 源 电流 至 一个 外部 加载, 但是 这
加载 应当 是 静态的. 预定的 至 这 内部的 10k
Ω
电阻, 一个
动态 加载 将 导致 变化 在 这 涉及 电压,
和 将 dramatically 影响 这 转换 结果. 便条 那
甚至 一个 静态的 加载 将 减少 这 内部的 涉及 电压
seen 在 这 缓存区 输入. 这 数量 的 减少 取决于 在
这 加载 和 这 真实的 值 的 这 内部的 “10k
Ω
” 电阻.
这 值 的 这个 电阻 能 相异 用
±
30%.
这 v
REF
管脚 应当 是 绕过 和 一个 0.1
µ
f 电容
放置 作 关闭 作 可能 至 这 ads7818 包装. 在
增加, 一个 2.2
µ
f tantalum 电容 应当 是 使用 在
并行的 和 这 陶瓷的 电容. placement 的 这个 ca-
pacitor 是 不 作 核心的.
外部 涉及
这 内部的 涉及 是 连接 至 这 v
REF
管脚 和 至 这
内部的 缓存区 通过 一个 10k
Ω
序列 电阻. 因此, 这 涉及
电压 能 容易地 是 过载 用 一个 外部 涉及
电压. 这 电压 范围 为 这 外部 电压 是 2.0v
至 2.55v, 相应的 至 一个 相似物 输入 范围 的 4.0v 至
5.1v.
当 这 外部 涉及 将 不 源 重大的
电流 在 这 v
REF
管脚, 它 做 有 至 驱动 这 序列
10k
Ω
电阻 那 是 terminated 在 这 2.5v 内部的
涉及 (这 精确的 值 的 这 电阻 将 相异 向上 至
±
30% 从 部分 至 部分). 在 增加, 这 v
REF
管脚 应当
安静的 是 绕过 至 地面 和 在 least 一个 0.1
µ
f 陶瓷的
电容 (放置 作 关闭 至 这 ads7818 作 可能). 这
涉及 将 有 至 是 稳固的 和 这个 电容的 加载.
取决于 在 这 particular 涉及 和 一个/d 转换
速, 额外的 绕过 电容 将 是 必需的, 此类
作 这 2.2
µ
f tantalum 电容 显示 在 图示 1.
reasons 为 choosing 一个 外部 涉及 在 这 内部的
涉及 相异, 但是 那里 是 二 主要的 reasons. 一个 是 至
达到 一个 给 输入 范围. 为 例子, 一个 2.048v 谈及-
ence 提供 为 一个 0v 至 4.095v 输入 range—or 1mv 每
lsb. 这 其它 是 至 提供 更好 稳固 在 tempera-
ture. 这 内部的 涉及 是 典型地 20ppm/
°
c 这个
translates 在 一个 全部-规模 逐渐变化 的 roughly 1 输出 代号 为
每 12
°
c (这个 做 不 引领 在 账户 其它 来源 的
全部-规模 逐渐变化). 如果 更好 稳固 在 温度 是 需要,
然后 一个 外部 涉及 和 更小的 温度 逐渐变化 将
是 必需的.
数字的 接口
图示 2 显示 这 串行 数据 定时 和 图示 3 显示 这
基本 转换 定时 为 这 ads7818. 这 明确的
定时 号码 是 列表 在 表格 i. 那里 是 一些
重要的 items 在 图示 3 这个 给 这 转换器 addi-
tional 能力 在 典型 8-管脚 转换器. 第一, 这
转变 从 样本 模式 至 支撑 模式 是 同步的 至
这 下落 边缘 的 conv 和 是 不 依赖 在 clk.
第二, 这 clk 输入 是 不 必需的 至 是 持续的
在 这 样本 模式. 之后 这 转换 是 完全,
这 clk 将 是 保持 低 或者 高.
图示 2. 串行 数据 和 时钟 定时.
标识 描述 最小值 典型值 最大值 单位
t
ACQ
acquisition 时间 350 ns
t
CONV
转换 时间 1.5
µ
s
t
CKP
时钟 时期 125 5000 ns
t
CKL
时钟 低 50 ns
t
CKH
时钟 高 50 ns
t
CKDH
时钟 下落 至 电流 数据 5 15 ns
位 非 变长 有效的
t
CKDS
时钟 下落 至 next 数据 有效的 30 50 ns
t
CVL
conv 低 40 ns
t
CVH
conv 高 40 ns
t
CKCH
conv 支撑 之后 时钟 falls
(1)
10 ns
t
CKCS
conv 建制 至 时钟 下落
(1)
10 ns
t
CKDE
时钟 下落 至 数据 使能 20 50 ns
t
CKDD
时钟 下落 至 数据 70 100 ns
高 阻抗
t
CKSP
时钟 下落 至 样本 模式 5 ns
t
CKPD
时钟 下落 至 电源-向下 模式 50 ns
t
CVHD
conv 下落 至 支撑 模式 5 ns
(aperture 延迟)
t
CVSP
conv rising 至 样本 模式 5 ns
t
CVPU
conv rising 至 全部 电源-向上 50 ns
t
CVDD
conv changing 状态 至 数据 70 100 ns
高 阻抗
t
CVPD
conv changing 状态 至 50 ns
电源-向下 模式
t
DRP
conv 下落 至 开始 的 clk 5
µ
s
(为 支撑 droop < 0.1 lsb)
便条: (1) 这个 定时 是 不 必需的 下面 一些 situations. 看 text 为 更多 信息.
表格 i. 定时 规格 (t
一个
= –40
°
c 至 +85
°
c,
C
加载
= 30pf).
这 异步的 nature 的 conv 至 clk raises 一些
interesting possibilities, 但是 也 一些 设计 考虑-
ations. 图示 3 显示 那 conv 有 定时 restraints 在
relation 至 clk (t
CKCH
和 t
CKCS
). 不管怎样, 如果 这些 时间
是 violated (这个 可以 发生 如果 conv 是 完全地
异步的 至 clk), 这 转换器 将 执行 一个 变换器-
sion correctly, 但是 这 精确的 定时 的 这 转换 是
indeterminate. 自从 这 建制 和 支撑 时间 在 conv
和 clk 有 被 violated 在 这个 例子, 这 开始 的
转换 可以 相异 用 一个 时钟 循环. (便条 那 这
开始 的 转换 能 是 发现 用 使用 一个 拉-向上
电阻 在 数据. 当 数据 drops 输出 的 高-imped-
ance 和 变得 低, 这 转换 有 started 和 那
时钟 循环 是 这个 第一 的 这 转换.)
在 增加 如果 conv 是 完全地 异步的 至 clk
和 clk 是 持续的, 然后 那里 是 possibility 那 clk
将 转变 just 较早的 至 conv going 低. 如果 这个 occurs
数据
CLK
t
CKH
t
CKP
t
CKDH
t
CKDS
t
CKL
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