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LTC1668
APPLICATIOs i 为 atio
WUUU
阻抗 在 i
输出 一个
和 i
输出 b
是 相等的 至 一个 单独的
差别的 电阻 的 50
Ω
, 和 这 1:1 转变 比率 意思
这 输出 阻抗 从 这 变压器 是 50
Ω
. 便条
那 这 加载 电阻器 是 optional, 和 它们 dissipate half
的 这 输出 电源. 不管怎样, 在 lab 环境 或者
当 驱动 长 传递 线条 它 是 非常 desirable 至
有 一个 50
Ω
输出 阻抗. 这个 可以 也 是 完毕
和 一个 50
Ω
电阻 在 这 变压器 secondary, 但是
putting 这 加载 电阻器 在 i
输出 一个
和 i
输出 b
是 preferred
自从 它 减少 这 电流 通过 这 变压器. 在
信号 发生率 更小的 比 关于 1mhz, 这 trans-
former 核心 大小 必需的 至 维持 低 扭曲量 gets
大, 和 在 一些 更小的 发生率 这个 变为
impractical.
一个 差别的 电阻 承载 输出 配置 是 显示
在 这 块 图解. 它 是 简单的 和 economical, 但是 它
能 驱动 仅有的 差别的 负载 和 阻抗 水平 和
amplitudes 适合的 为 这 dac 输出.
这 推荐 单独的-结束 电阻 承载 configu-
限定 是 essentially 这 一样 电路 作 这 差别的
电阻 承载, case—simply 使用 这 i
输出 一个
输出,
涉及 至 地面. 相当 比 tying 这 unused i
输出 b
输出 至 地面, 它 是 preferred 至 加载 它 和 这 equiva-
lent r
加载
的 i
输出 一个
. 然后 i
输出 b
将 安静的 摆动 和 一个
波形 complementary 至 i
输出 一个
.
adding 一个 运算 放大 差别的 至 单独的-结束 转换器
电路 至 这 差别的 电阻 承载 输出 给 这
电路 的 图示 10.
这个 电路 complements 这 能力 的 这 trans-
former-结合 应用 在 更小的 发生率, 自从
有 运算 放大器 能 deliver 好的 交流 扭曲量 perfor-
mance 在 信号 发生率 的 一个 few mhz 向下 至 直流. 这
optional 电容 adds 一个 单独的 real 柱子 的 过滤, 和
helps 减少 扭曲量 用 限制的 这 高 频率
信号 振幅 在 这 运算 放大 输入. 这 电路 swings
±
1v 周围 地面.
图示 3 显示 一个 simplified 电路 为 一个 单独的-结束
输出 使用 i-至-v 转换器 至 生产 一个 单极的
缓冲 电压 输出. 这个 配置 典型地 有
这 最好的 直流 线性 效能, 但是 它的 交流 扭曲量 在
高等级的 发生率 是 限制 用 u1’s slewing 能力.
200
Ω
1668 f03
I
输出 一个
I
输出 b
LADCOM
LTC1668
R
FB
200
Ω
V
输出
0v 至 2v
I
OUTFS
10mA
C
输出
–
+
U1
LT
®
1812
图示 3. 单极的 缓冲 电压 输出
数字的 接口
这 ltc1668 有 16 并行的 输入 那 是 latched 在 这
rising 边缘 的 这 时钟 输入. 它们 接受 cmos 水平
从 也 5v 或者 3.3v 逻辑 和 能 接受 时钟 比率 的
向上 至 50mhz.
referring 至 这 定时 图解 和 块 图解, 这
数据 输入 go 至 主控-从动装置 latches 那 更新 在 这
rising 边缘 的 这 时钟. 这 输入 逻辑 门槛, v
IH
=
2.4v 最小值, v
IL
= 0.8v 最大值, 工作 和 3.3v 或者 5v cmos
水平 在 温度. 这 有保证的 建制 时间, t
DS
,
是 8ns 最小 和 这 支撑 时间, t
DH
, 是 4ns 最小.
这 最小 时钟 高 和 低 时间 是 有保证的 在
6ns 和 8ns, 各自. 这些 规格 准许 这
ltc1668 至 是 clocked 在 向上 至 50msps 最小.
为 最好的 交流 效能, 这 数据 和 时钟 波形
需要 至 是 clean 和 自由 的 undershoot 和 越过.
时钟 和 数据 interconnect 线条 应当 是 twisted 一双,
coax 或者 microstrip, 和 恰当的 线条 末端 是 impor-
tant. 如果 这 数字的 输入 信号 至 这 dac 是 考虑
作 相似物 交流 电压 信号, 它们 是 rich 在 谱的
组件 在 一个 broad 频率 范围, 通常地 在-
cluding 这 输出 信号 带宽 的 interest. 因此, 任何
直接 连接 的 这 数字的 信号 至 这 相似物 输出
将 生产 spurious tones 那 相异 和 这 精确的 数字的
输入 模式.
时钟 jitter 应当 是 使减少到最低限度 至 避免 degrading 这
噪音 floor 的 这 设备 在 交流 产品, 特别
在哪里 高 输出 发生率 是 正在 发生. 任何
噪音 连接 从 这 数字的 输入 至 这 时钟 输入 将
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