5v 切换 特性
(t
一个
= t
最小值
至 t
最大值;
va+, vd+ = 5v
±
10%;
va- = -5v
±
10%; 输入 水平: 逻辑 0 = 0v, 逻辑 1 = vd+; c
L
= 50 pf.) (便条 2)
参数 标识 最小值 典型值 最大值 单位
ssc 模式 (m/slp = vd+)
进入 时间: cs 低 至 sdata 输出 (drdy = 低)
drdy 下落 至 msb (cs = 低)
t
csd1
t
dfd
-
-
-
2/f
clk
2/fclk
3/f
clk
ns
ns
sdata 延迟 时间: sclk 下落 至 next sdata 位 t
dd1
- 80 250 ns
sclk 延迟 时间 sdata msb 位 至 sclk rising t
cd1
-1/f
clk
-ns
串行 时钟 (输出) 脉冲波 宽度 高
脉冲波 宽度 低
t
ph1
t
pl1
-
-
1/f
clk
1/f
clk
-
-
ns
ns
输出 float 延迟: cs 高 至 输出 hi-z (便条 16)
sclk rising 至 sdata hi-z
t
fd1
t
fd2
-
-
-
1/f
clk
2/f
clk
-
ns
ns
秒 模式 (m/slp = dgnd)
串行 时钟 (在) f
sclk
0-2.5mhz
串行 时钟 (在) 脉冲波 宽度 高
脉冲波 宽度 低
t
ph2
t
pl2
200
200
-
-
-
-
ns
ns
进入 时间: cs 低 至 数据 有效的 (便条 17) t
csd2
- 60 200 ns
最大 延迟 时间: (便条 18)
sclk 下落 至 新 sdata 位 t
dd2
- 150 310 ns
输出 float 延迟: cs 高 至 输出 hi-z (便条 16)
sclk 下落 至 sdata hi-z
t
fd3
t
fd4
-
-
60
160
150
300
ns
ns
注释: 16. 如果
cs 是 returned 高 在之前 所有 数据 位 是 输出, 这 sdata 和 sclk 输出 将 完全 这
电流 数据 位 和 然后 go 至 高 阻抗.
17. 如果
cs 是 使活动 asynchronously 至drdy,cs 将 不 是 公认的 如果 它 occurs 当drdy 是 高
为 2 时钟 循环. 这 传播 延迟 时间 将 是 作 好 作 2 f
clk
循环 加 200 ns. 至
保证 恰当的 clocking 的 sdata 当 使用 异步的
cs, sclk(i) 应当 不 是 带去 高
sooner 比 2 f
clk
+ 200 ns 之后
cs 变得 低.
18. sdata transitions 在 这 下落 边缘 的 sclk. 便条 那 一个 rising sclk 必须 出现 至 使能 这
串行 端口 shifting mechanism 在之前 下落 edges 能 是 公认的.
cs5505/6/7/8
DS59F4 9
cs5505/6/7/8
DS59F5 9
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