CY2308
文档 #: 38-07146 rev. *c 页 2 的 14
注释:
1. 弱 拉-向下.
2. 弱 拉-向下 在 所有 输出.
3. 弱 拉-ups 在 这些 输入.
4. 输出 inverted 在 2308–2 和 2308–3 在 绕过 模式, s2 = 1 和 s1 = 0.
5. 输出 阶段 是 indeterminant (0° 或者 180° 从 输入时钟). 如果 阶段 integrity 是 必需的, 使用 这 cy2308–2.
管脚 描述
管脚 信号 描述
1REF
[1]
输入 涉及 频率, 5v tolerant 输入
2 CLKA1
[2]
时钟 输出, bank 一个
3 CLKA2
[2]
时钟 输出, bank 一个
4V
DD
3.3v 供应
5 地 地面
6 CLKB1
[2]
时钟 输出, bank b
7 CLKB2
[2]
时钟 输出, bank b
8S2
[3]
选择 输入, 位 2
9S1
[3]
选择 输入, 位 1
10 CLKB3
[2]
时钟 输出, bank b
11 CLKB4
[2]
时钟 输出, bank b
12 地 地面
13 V
DD
3.3v 供应
14 CLKA3
[2]
时钟 输出, bank 一个
15 CLKA4
[2]
时钟 输出, bank 一个
16 FBK pll 反馈 输入
选择 输入 解码
S2 S1 时钟 a1–a4 时钟 b1–b4 输出 源 pll 关闭
0 0 三-状态 三-状态 PLL Y
0 1 驱动 三-状态 PLL N
10 驱动
[4]
驱动
[4]
涉及 Y
1 1 驱动 驱动 PLL N
有 cy2308 配置
设备 反馈 从 bank 一个 频率 bank b 频率
CY2308–1 bank 一个 或者 bank b 涉及 涉及
CY2308–1H bank 一个 或者 bank b 涉及 涉及
CY2308–2 bank 一个 涉及 涉及/2
CY2308–2 bank b 2 x 涉及 涉及
CY2308–3 bank 一个 2 x 涉及 涉及 或者 涉及
[5]
CY2308–3 bank b 4 x 涉及 2 x 涉及
CY2308–4 bank 一个 或者 bank b 2 x 涉及 2 x 涉及
CY2308–5H bank 一个 或者 bank b 涉及 /2 涉及 /2
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