切换 特性
(持续) (t
一个
= t
最小值
至 t
最大值
; va+, vd+ = 5v
±
10%;
va-, vd- = -5v
±
10%; 输入 水平: 逻辑 0 = 0v, 逻辑 1 = vd+; c
L
= 50 pf)
参数 标识 最小值 典型值 最大值 单位
ssc 模式 (模式 = vd+)
进入 时间 cs 低 至 sdata 输出 t
csd1
3/clkin - - ns
sdata 延迟 时间 sclk 下落 至 新 sdata 位 t
dd1
- 25 100 ns
sclk 延迟 时间 sdata msb 位 至 sclk rising
(在 4.096 mhz)
t
cd1
250 380 - ns
串行 时钟 脉冲波 宽度 高 (在 4.096 mhz)
(输出) 脉冲波 宽度 低
t
ph1
t
pl1
-
-
240
730
300
790
ns
输出 float 延迟 sclk rising 至 hi-z t
fd2
- 1/clkin
+ 100
1/clkin
+ 200
ns
输出 float 延迟 cs 高 至 输出 hi-z (便条 18) t
fd1
--4/clkin
+200
ns
秒 模式 (模式 = dgnd)
串行 时钟 (在) f
sclk
直流 - 4.2 MHz
串行 时钟 (在) 脉冲波 宽度 高
脉冲波 宽度 低
t
ph2
t
pl2
50
180
-
-
-
-
ns
进入 时间 cs 低 至 数据 有效的 (便条 19) t
csd2
- 80 160 ns
最大 数据 延迟 时间 (便条 20)
sclk 下落 至 新 sdata 位 t
dd2
- 75 150 ns
输出 float 延迟 cs 高 至 输出 hi-z t
fd3
- - 250 ns
输出 float 延迟 sclk 下落 至 输出 hi-z t
fd4
- 100 200 ns
注释: 18. 如果
cs 是 returned 高 在之前 所有 数据 位 是 输出, 这 sdata 和 sclk 输出 将 完全
这 电流 数据 位 和 然后 go 至 高 阻抗.
19. 如果
cs 是 使活动 asynchronously 至drdy,cs 将 不 是 公认的 如果 它 occurs 当drdy 是 高
为 4 时钟 循环. 这 传播 延迟 时间 将 是 作 好 作 4 clkin 循环 加 160 ns.
至 保证 恰当的 clocking 的 sdata 当 使用 asychronous
cs, sclk(i) 应当 不 是 带去
高 sooner 比 4 clkin 循环 加 160ns 之后
cs 变得 低.
20. sdata transitions 在 这 下落 边缘 的 sclk(i).
SDATA
CS
fd1
t
输出 float 延迟
ssc 模式 (便条 19)
sls
t
CLKIN
睡眠
睡眠 模式 定时 为
同步
有效的
CAL
sc1, sc2
scs
t
sch
t
校准 控制 定时
cs5501/cs5503
8 DS31F
4
cs5501 cs5503
8 DS31F5
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