idt7132sa/la 和 idt7142sa/la
高-速 2k x 8 双-端口 静态的 内存 军队 和 商业的 温度 范围
6.02 10
表格 i — 非-contention
读/写 控制
(4)
left 或者 正确的 端口
(1)
r/
WW
WW
W
CECE
CECE
CE
OEOE
OEOE
OE
D
0–7
函数
X H X Z 端口 无能 和 在 电源-
向下 模式, i
SB2
或者 i
SB4
XH X Z
CE
R
=
CE
L
=
V
IH
, 电源-向下
模式, i
SB1
或者 i
SB3
L L X 数据
在
数据 写 在记忆
(2)
H L L 数据
输出
数据 在 记忆 输出 在 端口
(3)
H L H Z 高 阻抗 输出
注释:
2654 tbl 12
1. 一个
0L
– 一个
10L
≠
一个
0R
– 一个
10R
.
2. 如果
BUSY
= l, 数据 是 不 写.
3. 如果
BUSY
= l, 数据 将 不 是 有效的, 看 t
WDD
和 t
DDD
定时.
4. 'h' = v
IH
, 'l' = v
IL
, 'x' = don’t 小心, 'z' = high-impedance.
函数的 描述
这 idt7132/idt7142 提供 二 端口 和 独立的
控制, 地址 和 i/o 管脚 那 准许 独立 进入
为 读 或者 写 至 任何 location 在 记忆. 这 idt7132/
idt7142 有 一个 自动 电源 向下 特性 控制 用
CE
. 这
CE
控制 在-碎片 电源 向下 电路系统 那
准许 这 各自的 端口 至 go 在 一个 备用物品 模式 当
不 选择 (
CE
=
V
IL
). 当 一个 端口 是 使能, 进入 至 这
全部 记忆 排列 是 permitted.
busy 逻辑
busy 逻辑 提供 一个 硬件 indication 那 两个都 端口 的
这 内存 有 accessed 这 一样 location 在 这 一样 时间.
它 也 准许 一个 的 这 二 accesses 至 proceed 和 信号
这 其它 一侧 那 这 内存 是 “busy”. 这 busy 管脚 能 然后
是 使用 至 stall 这 进入 直到 这 运作 在 这 其它
一侧 是 完成. 如果 一个 写 运作 有 被 attempted
从 这 一侧 那 receives 一个 busy indication, 这 写 信号
是 gated 内部 至 阻止 这 写 从 proceeding.
这 使用 的 busy 逻辑 是 不 必需的 或者 desirable 为 所有
产品. 在 一些 具体情况 它 将 是 有用的 至 logically 或者
这 busy 输出 一起 和 使用 任何 busy indication 作 一个
中断 源 至 标记 这 事件 的 一个 illegal 或者 illogical
运作. 如果 这 写 inhibit 函数 的 busy 逻辑 是 不
desirable, 这 busy 逻辑 能 是 无能 用 放置 这 部分
在 从动装置 模式 和 这 m/
S
管脚. once 在 从动装置 模式 这
BUSY
管脚 运作 solely 作 一个 写 inhibit 输入 管脚. 正常的
运作 能 是 编写程序 用 tying 这
BUSY
管脚 高.
如果 desired, 非计划的 写 行动 能 是 阻止 至
一个 端口 用 tying 这 busy 管脚 为 那 端口 低.
这 busy 输出 在 这 idt7132/idt7142 内存 在 主控
模式, 是 拉-向上 类型 输出 和 做 不 需要 拉 向上
电阻器 至 运作. 如果 这些 rams 是 正在 expanded 在
depth, 然后 这 busy indication 为 这 结果 排列 re-
quires 这 使用 的 一个 外部 和 门.
真实 tables
表格 ii — 地址 busy arbitration
输入 输出
一个
0L
-一个
10L
CECE
CECE
CE
L
CECE
CECE
CE
R
一个
0R
-一个
10R
BUSYBUSY
BUSYBUSY
BUSY
L
(1)
BUSYBUSY
BUSYBUSY
BUSY
R
(1)
函数
XX
非 相一致
H H 正常的
HX
相一致
H H 正常的
XH
相一致
H H 正常的
LL
相一致
(2) (2) 写 inhibit
(3)
2654 tbl 13
注释:
1. 管脚
BUSY
L
和
BUSY
R
是 两个都 输出 为 idt7130 (主控). 两个都 是
输入 为 idt7140 (从动装置).
BUSY
X
输出 在 这 idt7130 是 打开
流, 不 推-拉 输出. 在 slaves 这
BUSY
X
输入 内部 inhibits
写.
2. 'l' 如果 这 输入 至 这 opposite 端口 是 稳固的 较早的 至 这 地址 和
使能 输入 的 这个 端口. 'h' 如果 这 输入 至 这 opposite 端口 became
稳固的 之后 这 地址 和 使能 输入 的 这个 端口. 如果 taps 是 不 符合,
也
BUSY
L
或者
BUSY
R
= 低 将 结果.
BUSY
L
和
BUSY
R
输出 能
不 是 低 同时发生地.
3. 写 至 这 left 端口 是 内部 ignored 当
BUSY
L
输出 是
驱动 低 regardless 的 真实的 逻辑 水平的 在 这 管脚. 写 至 这 正确的
端口 是 内部 ignored 当
BUSY
R
输出 是 驱动 低 关于-
较少 的 真实的 逻辑 水平的 在 这 管脚.
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