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idt79r3051/79r3052 整体的 riscontrollers 商业的 温度 范围
时钟 一代 单位
这 idt79r3051 家族 是 驱动 从 一个 单独的 输入 时钟,
有能力 的 运行 在 一个 范围 的 40%-60% 职责 循环. 在
碎片, 这 时钟 发生器 单位 是 有责任 为 managing 这
interaction 的 这 cpu 核心, caches, 和 总线 接口. 这
时钟 发生器 单位 替代 这 外部 延迟 线条 必需的
在 idt79r3000a 和 idt79r3001 为基础 产品.
操作指南 cache
这 电流 家族 包含 二 不同的 操作指南 cache
sizes: 这 idt79r3051 家族 (这 idt79r3051 和
idt79r3051e) 特性 4kb 的 操作指南 cache, 和 这
idt79r3052 和 idt79r3052e 各自 包含 8kb 的
操作指南 cache. 为 所有 四 设备, 这 操作指南 cache
是 有组织的 作 一个 线条 大小 的 16 字节 (四 words). 这个
相当地 大 cache achieves 一个 hit 比率 好 在 excess 的 95%
在 大多数 产品, 和 substantially contributes 至 这
效能 固有的 在 这 idt79r3051 家族. 这 cache 是
执行 作 一个 直接 编排 cache, 和 是 有能力 的
caching 说明 从 anywhere 在里面 这 4gb 物理的
地址 空间. 这 cache 是 执行 使用 物理的
地址 (相当 比 模拟的 地址), 和 因此 做 不
需要 flushing 在 context 转变.
数据 cache
所有 四 设备 包含 一个 在-碎片 数据 cache 的 2kb,
有组织的 作 一个 线条 大小 的 4 字节 (一个 文字). 这个 相当地
大 数据 cache achieves hit 比率 好 在 excess 的 90% 在
大多数 产品, 和 contributes substantially 至 这 perfor-
mance 固有的 在 这 idt79r3051 家族. 作 和 这 instruc-
tion cache, 这 数据 cache 是 执行 作 一个 直接 编排
物理的 地址 cache. 这 cache 是 有能力 的 mapping 任何
文字 在里面 这 4gb 物理的 地址 空间.
这 数据 cache 是 执行 作 一个 写 通过 cache,
至 insure 那 主要的 记忆 是 总是 consistent 和 这
内部的 cache. 在 顺序 至 降低 处理器 stalls 预定的 至
数据 写 行动, 这 总线 接口 单位 包含 一个 4-
深的 写 缓存区 这个 俘获 地址 和 数据 在 这
处理器 执行 比率, 准许 它 至 是 retired 至 主要的
记忆 在 一个 更 slower 比率 没有 impacting 系统
效能.
总线 接口 单位
这 idt79r3051 家族 使用 它的 大 内部的 caches 至
提供 这 majority 的 这 带宽 (所需的)东西 的 这
执行 engine, 和 因此 能 utilize 一个 简单的 总线 接口
连接 至 慢 记忆 设备.
这 idt79r3051 家族 总线 接口 运用 一个 32-位
地址 和 数据 总线 多路复用 面向 一个 单独的 设置 的 管脚.
这 总线 接口 单位 也 提供 一个 ale 信号 至 de-
multiplex 这 一个/d 总线, 和 简单的 handshake 信号 至
处理 处理器 读 和 写 requests. 在 增加 至 这
读 和 写 接口, 这 idt79r3051 家族 包含
一个 dma arbiter, 至 准许 一个 外部 主控 至 控制 这
外部 总线.
这 idt79r3051 家族 包含 一个 4-深的 写 缓存区
至 分离 这 速 的 这 执行 engine 从 这 速
的 这 记忆 系统. 这 写 缓存区 俘获 和 先进先出
处理器 地址 和 数据 信息 在 store 行动,
和 presents 它 至 这 总线 接口 作 写 transactions 在 这
比率 这 记忆 系统 能 accommodate.
这 idt79r3051/52 读 接口 执行 两个都 单独的
文字 读 和 四方形 文字 读. 单独的 文字 读 工作 和
一个 简单的 handshake, 和 四方形 文字 读 能 也 utilize
这 简单的 handshake (在 更小的 效能, 简单的 sys-
tems) 或者 utilize 一个 tighter 定时 模式 当 这 记忆 系统
能 burst 数据 在 这 处理器 时钟 比率. 因此, 这 系统
设计者 能 choose 至 utilize 页 或者 nibble 模式 drams
(和 possibly 使用 interleaving), 如果 desired, 在 高-perfor-
mance 系统, 或者 使用 simpler 技巧 至 减少 com-
plexity.
在 顺序 至 accommodate slower 四方形-文字 读, 这
idt79r3051 家族 包含 一个 4-深的 读 缓存区 先进先出,
所以 那 这 外部 接口 能 queue 向上 数据 在里面 这
处理器 在之前 releasing 它 至 执行 一个 burst fill 的 这
内部的 caches. 取决于 在 这 费用 vs. 效能
tradeoffs 适合的 至 一个 给 应用, 这 系统 设计
engineer 可以 包含 真实 burst 支持 从 这 dram 至
提供 为 高-效能 cache miss 处理, 或者 uti-
lize 这 读 缓存区 至 处理 四方形 文字 读 从 slower
记忆 系统.
系统 用法
这 idt79r3051 家族 有 被 specifically 设计 至
容易地 连接 至 低-费用 记忆 系统. 典型 低-费用
记忆 系统 utilize 慢 eproms, drams, 和 applica-
tion-明确的 peripherals. 这些 系统 将 也 典型地
包含 大, 慢 静态的 rams, 虽然 这 idt79r3051
家族 有 被 设计 至 不 specifically 需要 这 使用 的
外部 srams.
图示 5 显示 一个 典型 系统 块 图解. transpar-
ent latches 是 使用 至 de-multiplex 这 idt79r3051/52
地址 和 数据 busses 从 这 一个/d 总线. 这 数据 paths
在 这 记忆 系统 elements 和 这 r3051 家族
一个/d 总线 是 managed 用 简单的 octal 设备. 一个 小 设置 的
简单的 pals 能 是 使用 至 控制 这 各种各样的 数据 path
elements, 和 至 控制 这 handshake 在 这 记忆
设备 和 这 cpu.
开发 支持
这 idt79r3051 家族 是 supported 用 一个 rich 设置 的
开发 tools, ranging 从 系统 simulation tools
通过 prom 监控 支持, 逻辑 分析 tools, 和 sub-
系统 modules.
图示 7 是 一个 overview 的 这 系统 开发 处理
典型地 使用 当 developing idt79r3051 家族-为基础
产品. 这 idt79r3051 家族 是 supported 用 电源-
ful tools 通过 所有 阶段 的 project 开发. 这些
tools 准许 timely, 并行的 开发 的 硬件 和
软件 为 idt79r3051/52 为基础 产品, 和 包含
tools 此类 作:
• 一个 程序, cache-3051, 这个 准许 这 效能 的
一个 idt79r3051 家族 为基础 系统 至 是 modeled 和
理解 没有 需要 真实的 硬件.
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