rev. d
ad7476/ad7477/ad7478
–5–
定时 规格
1, 2
(v
DD
= 2.35 v 至 5.25 v, t
一个
= t
最小值
至 t
最大值
, 除非 否则 指出.)
限制 在 t
最小值
, t
最大值
ad7476/ad7477/ad7478
参数 3 V
3
5V
3
单位 描述
f
SCLK
4
10 10 khz 最小值
20 20 mhz 最大值 一个 版本
12 12 mhz 最大值 b 版本
t
转变
16
×
t
SCLK
16
×
t
SCLK
t
安静
50 50 ns 最小值 最小 安静 时间 必需的 在 总线 relinquish 和
开始 的 next 转换
t
1
10 10 ns 最小值 最小
CS
Pulsewidth
t
2
10 10 ns 最小值
CS
至 sclk 建制 时间
t
3
5
20 20 ns 最大值 延迟 从
CS
直到 sdata 三-状态 无能
t
4
5
40 20 ns 最大值 数据 进入 时间 之后 sclk 下落 边缘, 一个 版本
70 20 ns 最大值 数据 进入 时间 之后 sclk 下落 边缘, b 版本
t
5
0.4
×
t
SCLK
0.4
×
t
SCLK
ns 最小值 sclk 低 pulsewidth
t
6
0.4
×
t
SCLK
0.4
×
t
SCLK
ns 最小值 sclk 高 pulsewidth
t
7
10 10 ns 最小值 sclk 至 数据 有效的 支撑 时间
t
8
6
10 10 ns 最小值 sclk 下落 边缘 至 sdata 高 阻抗
25 25 ns 最大值 sclk 下落 边缘 至 sdata 高 阻抗
t
电源-向上
7
11
µ
s 典型值 电源-向上 时间 从 全部 电源-向下
注释
1
有保证的 用 描绘. 所有 输入 信号 是 specified 和 tr = tf = 5 ns (10% 至 90% 的 v
DD
) 和 安排时间 从 一个 电压 水平的 的 1.6 v.
2
一个 版本 定时 规格 应用 至 这 ad7477 s 版本 和 ad7478 s 版本; b 版本 定时 规格 应用 至 这 ad7476 s 版本.
3
3 v 规格 应用 从 v
DD
= 2.7 v 至 3.6 v 为 一个 版本; 3 v 规格 应用 从 v
DD
= 2.35 v 至 3.6 v 为 b 版本; 5 v 规格 应用 从
V
DD
= 4.75 v 至 5.25 v.
4
mark/空间 比率 为 这 sclk 输入 是 40/60 至 60/40.
5
量过的 和 这 加载 电路 的 图示 1 和 defined 作 这 时间 必需的 为 这 输出 至 交叉 0.8 v 或者 2.0 v.
6
t
8
是 获得 从 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5 v 当 承载 和 这 电路 的 图示 1. 这 量过的 号码 是 然后 extrapolated
至 除去 这 影响 的 charging 或者 discharging 这 50 pf 电容. 这个 意思 那 这 时间, t
8
, quoted 在 这 定时 规格 是 这 真实 总线 relinquish 时间
的 这 部分 和 是 独立 的 这 总线 加载.
7
看 电源-向上 时间 部分.
specifications 主题 至 改变 没有 注意.
200
一个
I
OL
200
一个
I
OH
C
L
50pF
至 输出
管脚
1.6v
图示 1. 加载 电路 为 数字的 输出 定时
Specifications
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