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LTC1609
1609fa
R1
在
(管脚 1/管脚 1):
相似物 输入. 看 表格 1 和 figure␣ 1
为 输入 范围 连接.
agnd1 (管脚 2/管脚 2):
相似物 地面. 系 至 相似物 地面
平面.
R2
在
(管脚 3/管脚 3):
相似物 输入. 看 表格 1 和 figure␣ 1
为 输入 范围 连接.
R3
在
(管脚 4/管脚 4):
相似物 输入. 看 表格 1 和 figure␣ 1
为 输入 范围 连接.
nc (28-管脚 ssop only—pins 5, 8, 10, 11, 18, 20, 22,
23):
非 连接.
cap (管脚 5/管脚 6):
涉及 缓存区 输出. 绕过 和
2.2
µ
f tantalum 电容.
ref (管脚 6/管脚 7):
2.5v 涉及 输出. 绕过 和
2.2
µ
f tantalum 电容. 能 是 驱动 和 一个 外部
涉及.
agnd2 (管脚 7/管脚 9):
相似物 地面. 系 至 相似物
地面 平面.
sb/btc (管脚 8/管脚 12):
选择 笔直地 二进制的 或者 二’s
complement 数据 输出 format. 系 管脚 高 为 笔直地
二进制的 或者 系 低 为 二’s complement format.
ext/int (管脚 9/管脚 13):
选择 外部 或者 内部的 时钟
为 shifting 输出 这 输出 数据. 系 这 管脚 高 至
同步 这 输出 数据 至 这 时钟 那 是 应用 至
这 dataclk 管脚. 如果 这 管脚 是 系 低, 一个 转变 command
将 开始 transmitting 这 输出 数据 从 这 previous
转换 同步 至 16 时钟 脉冲 那 是
outputted 在 这 dataclk 管脚.
dgnd (管脚 10/管脚 14):
数字的 地面.
同步 (管脚 11/管脚 15):
同步 输出. 如果 ext/int 是 高,
也 一个 rising 边缘 在 r/c 和 cs 低 或者 一个 下落 边缘 在
cs 和 r/c 高 将 输出 一个 脉冲波 在 同步 synchro-
nized 至 这 外部 时钟 应用 在 这 dataclk 管脚.
dataclk (管脚 12/管脚 16):
也 一个 输入 或者 一个 输出
取决于 在 这 水平的 设置 在 ext/int. 这 输出 数据 是
同步 至 这个 时钟. 当 ext/int 是 高 一个
外部 变换 时钟 是 应用 至 这个 管脚. 如果 ext/int 是 带去
PINFUNCTIONS
UUU
低, 16 时钟 脉冲 是 输出 在 各自 转换.
这 管脚 将 停留 低 在 conversions.
数据 (管脚 13/管脚 17):
串行 数据 输出. 这 输出 数据
是 同步 至 这 dataclk 和 这 format 是 deter-
mined 用 sb/btc. 在 这 外部 变换 时钟 模式, 之后 16
位 的 数据 有 被 shifted 输出 和 cs 是 低 和 r/c 是
高, 这 水平的 在 这 tag 管脚 将 是 outputted. 这个 能 是
使用 至 daisy-chain 这 串行 数据 输出 从 一些
ltc1609s. 如果 ext/int 是 低, 这 输出 数据 是 有效的 在
两个都 这 rising 和 下落 边缘 的 这 内部的 变换 时钟
这个 是 outputted 在 dataclk. 在 在 conversions,
数据 将 停留 在 这 水平的 的 这 tag 输入 当 这
转换 是 started.
tag (管脚 14/管脚 19):
tag 输入 是 使用 在 这 外部 时钟
模式. 如果 ext/int 是 高, 数字的 输入 应用 至 tag 将
是 shifted 输出 在 数据 delayed 16 dataclk 脉冲 作
长 作 cs 是 低 和 r/c 是 高.
r/c (管脚 15/管脚 21):
读/转变 输入. 和 cs 低, 一个
下落 边缘 在 r/c puts 这 内部的 样本-和-支撑 在
这 支撑 状态 和 开始 一个 转换. 和 cs 低, 一个
rising 边缘 在 r/c 使能 这 串行 输出 数据.
cs (管脚 16/管脚 24):
碎片 选择. 内部 或者’d 和 r/c.
和 r/c 低, 一个 下落 边缘 在 cs 将 initiate 一个 转换.
和 r/c 高, 一个 下落 边缘 在 cs 将 使能 这 串行
输出 数据.
busy (管脚 17/管脚 25):
输出 显示 转换器 状态. 它
是 低 当 一个 转换 是 在 progress. 数据 有效的 在 这
rising 边缘 的 busy. cs 或者 r/c 必须 是 高 当 busy
rises 或者 另一 转换 将 开始 没有 时间 为
信号 acquisition.
pwrd (管脚 18/管脚 26):
电源 向下 输入. 如果 这 管脚 是 系
高, conversions 是 inhibited 和 电源 消耗量 是
减少 (10
µ
一个 典型值). 结果 从 这 previous 转换
是 maintained 在 这 输出 变换 寄存器.
V
ANA
(管脚 19/管脚 27):
5v 相似物 供应. 绕过 至 地面
和 一个 0.1
µ
f 陶瓷的 和 一个 10
µ
f tantalum 电容.
V
DIG
(管脚 20/管脚 28):
5v 数字的 供应. 连接 直接地
至 v
ANA
.
(20-管脚 所以/28-管脚 ssop)
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