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十一月 9, 1998 (版本 3.1) 7-11
xc3000 序列 地方 可编程序的 门 arrays
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一般 目的 interconnect
一般 目的 interconnect, 作 显示 在图示 10, con-
sists 的 一个 grid 的 five horizontal 和 five vertical metal seg-
ments located 在 这 rows 和 columns 的 逻辑 和
iobs. 各自 段 是 这 height 或者 宽度 的 一个 逻辑 块.
切换 matrices join 这 ends 的 这些 部分 和
准许 编写程序 interconnections 在 这 metal grid
部分 的 adjoining rows 和 columns. 这 switches 的
一个 unprogrammed 设备 是 所有 非-组织. 这 con-
nections 通过 这 转变 矩阵变换 将 是 established 用
这 自动 routing 或者 用 selecting 这 desired pairs 的
矩阵变换 管脚 至 是 连接 或者 disconnected. 这 legiti-
mate 切换 矩阵变换 结合体 为 各自 管脚 是 indi-
cated 在图示 11.
特定的 缓存区 在里面 这 一般 interconnect areas pro-
vide periodic 信号 分开 和 restoration 为 改进
效能 的 lengthy nets. 这 interconnect 缓存区 是
有 至 propagate 信号 在 也 方向 在 一个 给
一般 interconnect 段. 这些 双向的 (bidi)
缓存区 是 建立 调整 至 这 切换 matrices, 在之上
和 至 这 正确的. 这 其它 pips 调整 至 这 matrices
是 accessed 至 或者 从 longlines. 这 开发 sys-
tem automatically 定义 这 缓存区 方向 为基础 在 这
location 的 这 interconnection 网络 源. 这 延迟
calculator 的 这 开发 系统 automatically calcu-
lates 和 显示 这 块, interconnect 和 缓存区 延迟
为 任何 paths 选择. 一代 的 这 simulation netlist
和 一个 worst-情况 延迟 模型 是 提供.
直接 interconnect
直接 interconnect, 显示 在图示 12, 提供 这 大多数
效率高的 implementation 的 网络 在 调整
clbs 或者 i/o blocks. 信号 routed 从 块 至 块
使用 这 直接 interconnect 展览 最小 interconnect
传播 和 使用 非 一般 interconnect resources.
为 各自 clb, 这 x 输出 将 是 连接 直接地 至
这 b 输入 的 这 clb 立即 至 它的 正确的 和 至 这 c
输入 的 这 clb 至 它的 left. 这 y 输出 能 使用 直接 inter-
连接 至 驱动 这 d 输入 的 这 块 立即 在之上
和 这 一个 输入 的 这 块 在下. 直接 interconnect
应当 是 使用 至 maximize 这 速 的 高-效能
portions 的 逻辑. 在哪里 逻辑 blocks 是 调整 至 iobs,
直接 连接 是 提供 alternately 至 这 iob 输入 (i)
和 输出 (o) 在 所有 四 edges 的 这 消逝. 这 正确的 边缘
提供 额外的 直接 connects 从 clb 输出 至
调整 iobs. 直接 interconnections 的 iobs 和 clbs
是 显示 在图示 13.
D Q
D Q
D Q
计数 使能
并行的 使能
时钟
D2
D1
D0
双 函数 的 4 变量
函数 的 6 变量
函数 的 5 变量
Q2
Q1
Q0
FG
模式
F
模式
FGM
模式
终端
计数
X5383
图示 7: 计数器.
这 modulo-8 二进制的 计数器 和 并行的 使能 和
时钟 使能 使用 一个 combinatorial 逻辑 块 的 各自
选项.
图示 8: 一个 设计 editor 视图 的 routing resources
使用 至 表格 一个 典型 interconnection 网络 从
clb ga.
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