virtex-ii 1.5v 地方-可编程序的 门 arrays
R
单元 1 的 4
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ds031-1 (v1.7) october 2, 2001
4 1-800-255-7778
进步 产品 规格
•
sstl (3.3 v 和 2.5 v, 类 i 和 ii)
•
agp-2x
这 digitally 控制 阻抗 (dci) i/o 特性 自动-
matically 提供 在-碎片 末端 为 各自 i/o 元素.
这 iob elements 也 支持 这 下列的 差别的 sig-
naling i/o standards:
•
LVD S
•
blvds (总线 lvds)
•
ULVDS
•
LDT
•
LVPECL
二 调整 焊盘 是 使用 为 各自 差别的 一双. 二 或者
四 iob blocks 连接 至 一个 转变 矩阵变换 至 进入 这
routing resources.
configurable 逻辑 blocks (clbs)
clb resources 包含 四 slices 和 二 3-状态 缓存区.
各自 slice 是 相等的 和 包含:
•
二 函数 发生器 (f &放大; g)
•
二 存储 elements
•
arithmetic 逻辑 门
•
大 multiplexers
•
宽 函数 能力
•
快 carry 看-ahead chain
•
horizontal cascade chain (或者 门)
这 函数 发生器 f &放大; g 是 configurable 作 4-输入
看-向上 tables (luts), 作 16-位 变换 寄存器, 或者 作 16-bit
distributed selectram 记忆.
在 增加, 这 二 存储 elements 是 也 边缘-trig-
gered d-类型 flip-flops 或者 水平的-敏感的 latches.
各自 clb 有 内部的 快 interconnect 和 connects 至 一个
转变 矩阵变换 至 进入 一般 routing resources.
块 selectram 记忆
这 块 selectram 记忆 resources 是 18 kb 的 真实
双-port 内存, 可编程序的 从 16k x 1 位 至 512 x 36
位, 在 各种各样的 depth 和 宽度 配置. 各自 端口 是
totally 同步的 和 独立, offering 三
"读-在-写" 模式. 块 selectram 记忆 是
cascadable 至 执行 大 embedded 存储 blocks.
supported 记忆 配置 为 双-端口 和 sin-
gle-端口 模式 是 显示 在Table 3.
一个 乘法器 块 是 有关联的 和 各自 selectram mem-
ory 块. 这 乘法器 块 是 一个 专心致志的 18 x 18-位
乘法器 和 是 优化 为 行动 为基础 在 这 块
selectram 内容 在 一个 端口. 这 18 x 18 乘法器 能
是 使用 independently 的 这 块 selectram resource.
读/乘以/accumulate 行动 和 dsp 过滤 struc-
tures 是 极其 效率高的.
两个都 这 selectram 记忆 和 这 乘法器 resource
是 连接 至 四 转变 matrices 至 进入 这 一般
routing resources.
global clocking
这 dcm 和 global 时钟 多路调制器 缓存区 提供 一个
完全 解决方案 为 designing 高-速 clocking
schemes.
向上 至 12 dcm blocks 是 有. 至 发生 de-skewed
内部的 或者 外部 clocks, 各自 dcm 能 是 使用 至 elimi-
nate 时钟 分发 延迟. 这 dcm 也 提供 90-,
180-, 和 270-程度 阶段-shifted 版本 的 它的 输出
clocks. fine-grained 阶段 shifting 提供 高-决议
阶段 adjustments 在 increments 的 1/256 的 这 时钟
时期. 非常 有伸缩性的 频率 综合 提供 一个 时钟
输出 频率 equal 至 任何 m/d 比率 的 这 输入 时钟
频率, 在哪里 m 和 d 是 二 integers. 为 这 精确的
定时 参数, 看
Virtex
™
-ii 电的 characteris-
tics
.
Virtex-ii 设备 有 16 global 时钟 mux 缓存区, 和 向上
至 第八 时钟 nets 每 quadrant. 各自 global 时钟 mux
缓存区 能 选择 一个 的 这 二 时钟 输入 和 转变
glitch-自由 从 一个 时钟 至 这 其它. 各自 dcm 块 是
能 至 驱动 向上 至 四 的 这 16 global 时钟 mux 缓存区.
routing resources
这 iob, clb, 块 selectram, 乘法器, 和 dcm ele-
ments 所有 使用 这 一样 interconnect scheme 和 这 一样
进入 至 这 global routing 矩阵变换. 定时 模型 是
shared, 非常 improving 这 predictability 的 这 perfor-
mance 的 高-速 设计.
那里 是 一个 总的 的 16 global 时钟 线条, 和 第八 有
每 quadrant. 在 增加, 24 vertical 和 horizontal 长
线条 每 行 或者 column 作 好 作 massive secondary 和
local routing resources 提供 快 interconnect. virtex-ii
缓冲 interconnects 是 相当地 unaffected 用 网
输出 和 这 interconnect 布局 是 设计 至 降低
串扰.
horizontal 和 vertical routing resources 为 各自 行 或者
column 包含:
•
24 长 线条
•
120 十六进制 线条
•
40 翻倍 线条
•
16 直接 连接 线条 (总的 在 所有 四 方向)
表格 3:
双-端口 和 单独的-端口 配置
16k x 1 位 2k x 9 位
8k x 2 位 1k x 18 位
4k x 4 位 512 x 36 位
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