ADG714/adg715
–6–
rev. 0
adg715 定时 特性
1
参数 限制 在 t
最小值
, t
最大值
单位 情况/comments
f
SCL
400 khz 最大值 scl 时钟 频率
t
1
2.5
µ
s 最小值 scl 循环 时间
t
2
0.6
µ
s 最小值 t
高
, scl 高 时间
t
3
1.3
µ
s 最小值 t
低
, scl 低 时间
t
4
0.6
µ
s 最小值 t
hd, sta
, 开始/重复的 开始 情况 支撑 时间
t
5
100 ns 最小值 t
su, dat
, 数据 建制 时间
t
6
2
0.9
µ
s 最大值 t
hd, dat
, 数据 支撑 时间
0
µ
s 最小值
t
7
0.6
µ
s 最小值 t
su, sta
, 建制 时间 为 重复的 开始
t
8
0.6
µ
s 最小值 t
su, sto
, 停止 情况 建制 时间
t
9
1.3
µ
s 最小值 t
BUF
, 总线 自由 时间 在 一个 停止 情况 和
一个 开始 情况
t
10
300 ns 最大值 t
R
, 上升 时间 的 两个都 scl 和 sda 当 接到
20 + 0.1c
b
3
ns 最小值
t
11
250 ns 最大值 t
F
, 下降 时间 的 sda 当 接到
t
11
300 ns 最大值 t
F
, 下降 时间 的 sda 当 transmitting
20 + 0.1c
b
3
ns 最小值
C
b
400 pf 最大值 电容的 加载 为 各自 总线 线条
t
SP
4
50 ns 最大值 pulsewidth 的 尖刺 suppressed
注释
1
看 图示 2.
2
一个 主控 设备 必须 提供 一个 支撑 时间 的 在 least 300 ns 为 这 sda 信号 (涉及 至 这 v
IH
最小值 的 这 scl 信号) 在 顺序 至 桥 这 undefined 区域 的
scl’s 下落 边缘.
3
C
b
是 这 总的 电容 的 一个 总线 线条 在 pf. t
R
和 t
F
量过的 在 0.3 v
DD
和 0.7 v
DD
.
4
输入 filtering 在 两个都 这 scl 和 sda 输入 压制 噪音 尖刺 那 是 较少 比 50 ns.
specifications 主题 至 改变 没有 注意.
SDA
SCL
开始
情况
重复的
开始
情况
停止
情况
t
8
t
1
t
7
t
4
t
5
t
11
t
2
t
6
t
10
t
3
t
4
t
9
图示 2. 2-线 串行 接口 定时 图解
(v
DD
= 2.7 v 至 5.5 v. 所有 specifications –40
c 至 +85
c 除非 否则 指出.)
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