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ADS7844
图示 3. 转换 定时, 24-clocks 每 转换, 8-bit 总线 interface. 非 dclk 延迟 必需的 和 专心致志的
串行 端口.
1
DCLK
CS
81
11
DOUT
BUSY
S
DIN
控制 位
S
控制 位
1098765 43210
11 10 9
81 18
图示 4. 转换 定时, 16-clocks 每 转换, 8-bit 总线 interface. 非 dclk 延迟 必需的 和 专心致志的
串行 端口.
位 7 位 0
(msb) 位 6 位 5 位 4 位 3 位 2 位 1 (lsb)
SA2A1A0—
sgl/dif
PD1 PD0
表格 iii. 顺序 的 这 控制 位 在 这 控制 字节.
表格 iv. 描述 的 这 控制 位 在里面 这
控制 字节.
位 名字 描述
7 S 开始 位. 控制 字节 开始 和 第一 高 位 在
din. 一个 新 控制 字节 开始 和 每 15th 时钟
循环.
6 - 4 a2 - a0 频道 选择 位. along 和 这 sgl/dif 位,
这些 位 控制 这 设置 的 这 多路调制器 输入
作 详细地 在 tables i 和 ii.
3 — 不 使用.
2 sgl/dif 单独的-结束/差别的 选择 位. along 和 位
a2 - a0, 这个 位 控制 这 设置 的 这 多路调制器
输入 作 详细地 在 tables i 和 ii.
1 - 0 pd1 - pd0 电源-向下 模式 选择 位. 看 表格 v 为
详细信息.
这 sgl/dif 位 控制 这 多路调制器 输入 模式: 也
单独的-结束 (高) 或者 差别的 (低). 在 单独的-结束
模式, 这 选择 输入 频道 是 关联 至 这 com
管脚. 在 差别的 模式, 这 二 选择 输入 提供 一个
差别的 输入. 看 tables i 和 ii 和 图示 2 为 更多
信息. 这 last 二 位 (pd1 - pd0) 选择 这 电源-
向下 模式 作 显示 在 表格 v. 如果 两个都 输入 是 高,
这 设备 是 总是 powered 向上. 如果 两个都 输入 是 低, 这
设备 enters 一个 电源-向下 模式 在 conversions.
当 一个 新 转换 是 initiated, 这 设备 将 重新开始
正常的 运作 instantly—no 延迟 是 需要 至 准许 这
设备 至 电源 向上 和 这 非常 第一 转换 将 是
有效的.
16-clocks 每 转换
这 控制 位 为 转换 n+1 能 是 overlapped 和
转换 ‘n’ 至 准许 为 一个 转换 每 16 时钟
循环, 作 显示 在 图示 4. 这个 图示 也 显示 可能
串行 交流 occurring 和 其它 串行 peripherals
在 各自 字节 转移 在 这 处理器 和 这
转换器. 这个 是 可能 提供 那 各自 转换
完成 在里面 1.6ms 的 开始. 否则, 这 信号
那 有 被 captured 在 这 输入 样本/支撑 将 droop
足够的 至 影响 这 转换 结果. 在 增加, 这
ads7844 是 全部地 powered 当 其它 串行 communica-
tions 是 带去 放置.
t
ACQ
AcquireIdle 转换 空闲
1
DCLK
CS
81
11
DOUT
BUSY
(msb)
(开始)
(lsb)
A2S
DIN
A1 A0
sgl/
DIF
PD1 PD0
1098765 4 3210 零 filled...
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