CY7C342B
使用 ultra37000
TM
为
所有 新 设计
文档 #: 38-03014 rev. *b 页 3 的 14
逻辑 排列 blocks
那里 是 第八 逻辑 排列 blocks 在 这 cy7c342b. 各自 lab
组成 的 一个 macrocell 排列 containing 16 macrocells, 一个
expander 产品 期 排列 containing 32 expanders, 和 一个
i/o 块. 这 lab 是 喂养 用 这 可编程序的 interconnect
排列 和 这 专心致志的 输入 总线. 所有 macrocell feedbacks go
至 这 macrocell 排列, 这 expander 排列, 和 这 程序-
mable interconnect 排列. expanders 喂养 themselves 和 这
macrocell 排列. 所有 i/o feedbacks go 至 这 可编程序的
interconnect 排列 所以 那 它们 将 是 accessed 用 macro-
cells 在 其它 labs 作 好 作 这 macrocells 在 这 lab 在
这个 它们 是 situated.
externally, 这 cy7c342b provides 第八 专心致志的 输入,
一个 的 这个 将 是 使用 作 一个 系统 时钟. 那里 是 52 i/o
管脚 那 将 是 individually配置 为 输入, 输出, 或者
双向的 数据 流动.
可编程序的 interconnect 排列
这 可编程序的 interconnect 排列 (pia) solves inter-
连接 限制 用 routing 仅有的 这 信号 需要 用 各自
逻辑 排列 块. 这 输入 至 这 pia 是 这 输出 的 每
macrocell 在里面 这 设备 和 这 i/o 管脚 反馈 的 每
管脚 在 这 设备.
不像 masked 或者 可编程序的 门 arrays, 这个 induce
能变的 延迟 依赖 在 routing, 这 pia 有 一个 fixed 延迟.
这个 排除 undesired skews among 逻辑 信号 那 将
导致 glitches 在 内部的 或者 外部 逻辑. 这 fixed 延迟,
regardless 的 可编程序的 interconnect 排列 配置,
使简化 设计 用 使确信那 内部的 信号 skews 或者
races 是 避免. 这 结果 是 使容易 的 设计 implemen-
tation, 常常 在 一个 信号 通过, 没有 这 多样的 内部的 逻辑
placement 和 routing iterations 必需的 为 一个 可编程序的
门 排列 至 达到 设计 定时 objectives.
定时 延迟
定时 延迟 在里面 这 cy7c342b 将 是 容易地 决定
使用
Warp
®
,
Warp
professional™, 或者
Warp
Enterprise™
软件 用 这 模型 显示 在
图示 1
. 这 cy7c342b 有
fixed 内部的 延迟, 准许 这 用户 至 决定 这
worst-情况 定时 delays 为 任何 设计.
设计 recommendations
运作 的 这 设备 described 在此处 和 情况
在之上 那些 列表 下面 “maximum ratings” 将 导致
永久的 损坏 至 这 设备. 这个 是 一个 压力 比率 仅有的
和 函数的 运作 的 这 设备 在 这些 或者 任何 其它
情况 在之上 那些 表明 在 这 运算的 sections 的
这个 数据手册 是 不 暗指. 暴露 至 绝对 最大
比率 情况 为 扩展 时期 的 时间 将 影响
设备 可靠性. 这 cy7c342b 包含 电路系统 至 保护
设备 管脚 从 高 静态的 电压 或者 electric 地方, 但是
正常的 预防措施 应当 是 taken 至 避免 应用 的 任何
电压 高等级的 比 这 最大 评估 电压.
为 恰当的 运作, 输入 和 输出 管脚 必须 是
constrained 至 这 范围 地 <
(v
在
或者 v
输出
) <V
CC
. unused
输入 必须 总是 是 系 至 一个 适合的 逻辑 水平的
(也 v
CC
或者 地). 各自 设置 的 v
CC
和 地 管脚 必须
是 连接 一起 直接地 在 这 设备. 电源 供应
解耦 电容 的 在 least 0.2
µ
f 必须 是 连接
在 v
CC
和 地. 为 这 大多数 有效的 解耦,
各自 v
CC
管脚 应当 是 separately decoupled 至 地
直接地 在 这 设备. decoupling 电容 应当 有
好的 频率 回馈, 此类 作 大而单一的 陶瓷的 类型
有.
逻辑 排列
控制 延迟
t
LAC
EXPANDER
延迟
t
EXP
时钟
延迟
t
IC
t
RD
t
COMB
t
获得
输入
延迟
t
在
寄存器
输出
延迟
t
OD
t
XZ
t
ZX
逻辑 排列
延迟
t
LAD
反馈
延迟
t
FD
输出
输入
系统 时钟 延迟 t
ICS
t
RH
t
RSU
t
前
t
CLR
PIA
延迟
t
PIA
i/o 延迟
t
IO
图示 1. cy7c342b 内部的 定时 模型
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