3
整体的
电路
系统, 公司
ICS952601
0701g—10/13/04
管脚 描述 (持续)
管脚 # 管脚 名字 管脚 类型 描述
29 3v66_4/vch 输出
66.66mhz 时钟 输出 为 agp 支持. agp-pci 应当 是 排整齐
和 一个 skew window 容忍 的 500ps.
vch 是 48mhz 时钟 输出
put 为 video 控制 hub.
30 SDATA i/o 数据
p在 为 smbus circuitry, 5v tolerant.
31 48mhz_usb 输出 48mhz 时钟 输出
put.
32 48mhz_点 输出 48mhz 时钟 输出
put.
33 地 PWR 地面
p在.
34 VDD48 PWR 电源
p在 为 这 48mhz 输出放.3.3v
35 vtt_pwrgd# 在
这个 3.3v lvttl 输入 是 一个 水平的 敏感的 strobe 使用 至 决定
当 获得 输入 是 有效的 和 是 准备好 至 是 抽样. 这个 是 一个
起作用的 低 在
put.
36 VDD PWR 电源 su
pply为 src clocks, 名义上的 3.3v
37 SRCCLKC 输出
complement 时钟 的 差别的 一双 为 s-ata 支持.
+/- 300
ppm accuracyrequired.
38 SRCCLKT 输出
真实 时钟 的 差别的 一双 为 s-ata 支持.
+/- 300
ppm accuracyrequired.
39 地 PWR 地面
p在.
40
CPUCLKC0 输出
complimentary 时钟 的 差别的 pair cpu 输出. 这些 是 电流
模式 输出. 外部 电阻器 是 必需的 为 电压 偏差.
41 CPUCLKT0 输出
真实 时钟 的 差别的 一双 cpu输出. 这些 是 电流 模式
输出
puts. 外部 电阻器 是 required 为 voltage 偏差.
42 VDDCPU PWR Su
pply为 cpu clocks, 3.3v 名义上的
43 CPUCLKC1 输出
complimentary 时钟 的 差别的 pair cpu 输出. 这些 是 电流
模式 输出. 外部 电阻器 是 必需的 为 电压 偏差.
44 CPUCLKT1 输出
真实 时钟 的 差别的 一双 cpu输出. 这些 是 电流 模式
输出
puts. 外部 电阻器 是 required 为 voltage 偏差.
45 地 PWR 地面
p在.
46 CPUCLKC2 输出
complimentary 时钟 的 差别的 pair cpu 输出. 这些 是 电流
模式 输出. 外部 电阻器 是 必需的 为 电压 偏差.
47 CPUCLKT2 输出
真实 时钟 的 差别的 一双 cpu输出. 这些 是 电流 模式
输出
puts. 外部 电阻器 是 required 为 voltage 偏差.
48 VDDCPU PWR Su
pply为 cpu clocks, 3.3v 名义上的
49 pci_stop# 在
stops 所有 pciclks 和 src 一双 besides 这 pciclk_f clocks 在 逻辑
0 水平的, 当 输入 低. pci 和 src clocks 能 是 设置 至
自由_runnin
gthrough i2c. 内部的pull-up的 150k 名义上的.
50 cpu_stop# 在
stops 所有 cpuclk besides 这 自由 运动 clocks. 内部的 拉-向上 的
150k 名义上的
51 fs_一个 在 Fre
quency选择p在, 看 frequency表格 为 functionality
52 IREF 输出
这个 管脚 establishes 这 涉及电流 为 这 差别的 电流-
模式 输出 pairs. 这个 管脚 需要一个 fixed 精确 电阻 系 至
地面 在 顺序 至 establish 这 适合的 电流. 475 ohms 是 这
标准 值.
53 地 PWR 地面
p在.
54 GNDA PWR 地面
p在 为 核心.
55 VDDA PWR 3.3v
power 为 这 pll 核心.
56 fs_b 在 Fre
quency选择p在, 看 frequency表格 为 functionality
: 点此下载
