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idt72v205/72v215/72v225/72v235/72v245 3.3v cmos syncfifo
TM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 和 4,096 x 18
商业的 和 工业的
温度 范围
tqfp (pn64-1, 顺序 代号: pf)
stqfp (pp64-1, 顺序 代号: tf)
顶 视图
管脚 1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
D
16
D
17
地
RCLK
REN
LD
OE
RS
V
CC
地
EF
Q
17
Q
16
地
Q
15
V
CC
Q
14
Q
13
地
Q
12
Q
11
V
CC
Q
10
Q
9
地
Q
8
Q
7
Q
6
Q
5
地
Q
4
V
CC
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
D
15
D
14
D
13
D
12
D
11
D
10
D
9
D
8
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
PAE
FL
WCLK
WEN
WXI
V
CC
PAF
RXI
FF
WXO
/
HF
RXO
Q
0
Q
1
地
Q
2
Q
3
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
17
18
19
20
21
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24
25
26
27
28
29
30
31
32
4294 drw 02
mable flags 是 控制 用 一个 简单的 状态 机器, 和 是 initiated 用 asserting
这 加载 管脚 (
LD
). 一个 half-全部 标记 (
HF
) 是 有 当 这 先进先出 是 使用
在 一个 单独的 设备 配置.
那里 是 二 可能 定时 模式 的 运作 和 这些 设备: idt
标准 模式 和 第一 文字 下降-通过 (fwft) 模式.
在 idt 标准 模式, 这 第一 文字 写 至 一个 empty 先进先出 将 不 呈现
在 这 数据 输出 线条 除非 一个 明确的 读 运作 是 执行. 一个 读
运作, 这个 组成 的 activating
REN
和 enabling 一个 rising rclk 边缘,
将 变换 这 文字 从 内部的 记忆 至 这 数据 输出 线条.
在 fwft 模式, 这 第一 文字 写 至 一个 empty 先进先出 是 clocked 直接地
至 这 数据 输出 线条 之后 三 transitions 的 这 rclk 信号. 一个
REN
做
不 有 至 是 asserted 为 accessing 这 第一 文字.
这些 设备 是 depth expandable 使用 一个 daisy-chain 技巧 或者
第一 文字 下降 通过 模式 (fwft). 这
XI
和
XO
管脚 是 使用 至 expand
这 fifos. 在 depth expansion 配置, 第一 加载 (
FL
) 是 grounded 在
这 第一 设备 和 设置 至 高 为 所有 其它 设备 在 这 daisy chain.
这 idt72v205/72v215/72v225/72v235/72v245 是 fabricated 使用
idt’s 高-速 submicron cmos 技术.
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