MT8985
数据 薄板
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zarlink 半导体 公司
表格 1 - 频道 延迟 为 这 能变的 模式 延迟
常量 延迟 模式
在 这个 模式 框架 integrity 是 maintained 在 所有 switching 配置 用 制造 美国e 的 一个 多样的 数据-记忆
缓存区 技巧 where 输入 途径 写 在 一个y 的 这 缓存区 during 框架 n 将 是 read 输出 在 框架
n+2. 在 这 mt8985, 这 最小 throughput 延迟 achievable 在 常量 延迟 模式 将 是 32 时间 slots; 为
例子, 当 输入 时间 slot 32 (频道 31) 是 转变ed 至 输出 时间 slot 1 (频道 0). likewise, 这 最大
延迟 是 达到 当 这 第一 时间 slot 在 一个 框架 (channel 0) 是 切换 至 这 last 时间 slot 在 这 框架
(频道 31), 结果 在94 时间 slots 的 延迟.
至 summarize, 任何 输入 时间 slot 从 输入 框架 n will 是 总是 切换 至 这 destination 时间slot 在 输出
框架 n+2. 在 常量 延迟 模式, 这 设备 throughput 延迟 是 计算 符合 至 这 下列的 formula:
延迟 = [32 + (32 - 在) + (输出 - 1)];
(表示 在 号码 的 时间 slots)
在哪里: 在 是 这 号码 的 这 输入 时间 slot
(从 1 至 32).
输出 是 这 号码 的 这 输出 时间 slot
(从 1 至 32).
微处理器 端口
这 mt8985 microprocessor 端口 有 管脚 竞赛atibility 和 zarlink mt8980 数字的 switch 设备 供应 一个 非-
多路复用 总线 architecture. 这 并行的 端口 组成 的 一个8 位 并行的 数据 总线 (d0-d7), 六 地址 输入 线条
(a0-a5) 和 四 控制 线条 (cs
, ds, r/w和 dta). 这个 并行的 microport 准许 这 进入 至 这 控制
寄存器, 连接 记忆高, 连接 记忆 低 和 这 数据记忆. 所有 locations 是 读/写
除了 为 这 数据 记忆 这个 能 是 读 仅有的.
accesses 从 这 microport 至 这 连接 记忆 一个nd 这 数据 记忆 是 多路复用 和 accesses 从
这 输入 和 输出 tdm 端口. 这个 能 cause 能变的 数据 acknowledge 延迟 (dta
). 在 这 mt8985 设备,
这 dta
输出 提供 一个 最大 acknowledgement 延迟 的 800 ns 为 读/写 行动 在 这 连接
记忆. 不管怎样, 为 行动 在 这 数据 记忆(message 模式), 这 最大 acknowledgement 延迟 能
是 1220 ns.
输入
频道
输出 频道 throughput 延迟
n m=n, n+1 或者 n+2 m-n + 32 timeslots
nm>n+2m-n 时间 slots
n m<n 32-(n-m) 时间 slots
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