ad7837/ad7847
rev. c
–8–
有效的
数据
t
6
t
3
t
8
WR
数据
地址 数据
t
7
t
1
t
2
t
5
t
4
CS
A0/a1
LDAC
图示 14. ad7837 写 循环 定时 图解
CS
,
WR
, a0 和 a1 控制 这 加载 的 数据 至 这 输入
latches. 这 第八 数据 输入 接受 正确的-justified 数据. 数据
能 是 承载 至 这 输入 latches 在 任何 sequence. 提供那
LDAC
是 使保持 高, 那里 是 非 相似物 输出 改变 作 一个 结果
的 加载 数据 至 这 输入 latches. 地址 线条 a0 和 a1
决定 这个 获得 数据 是 承载 至 当
CS
和
WR
是 低.
这 控制 逻辑 真实 表格 为 这 部分 是 显示 在 表格 ii.
表格 ii. ad7837 真实 表格
CS WR
A1 A0
LDAC
函数
1 X X X 1 非 数据 转移
X 1 X X 1 非 数据 转移
0 0 0 0 1 dac 一个 ls 输入 获得 transparent
0 0 0 1 1 dac 一个 ms 输入 获得 transparent
0 0 1 0 1 dac b ls 输入 获得 transparent
0 0 1 1 1 dac b ms 输入 获得 transparent
1 1 X X 0 dac 一个 和 dac b dac latches
updated 同时发生地 从 这
各自的 输入 latches
x = don’t 小心.
这
LDAC
输入 控制 这 转移 的 12-位 数据 从 这
输入 latches 至 这 dac latches. 当
LDAC
是 带去 低,两个都
dac latches, 和 hence 两个都 相似物 输出, 是 updated 在
这 一样 时间. 这 数据 在 这 dac latches 是 使保持 在 这 rising
边缘 的
LDAC
. 这
LDAC
输入 是 异步的 和 indepen-
dent 的
WR
. 这个 是 有用的 在 许多 产品 特别 在 这
同时发生的 updating 的 多样的 ad7837s. 不管怎样, 小心 必须
是 带去 当 exercising
LDAC
在 一个 写 循环. 如果 一个
LDAC
运作 overlaps 一个
CS
和
WR
运作, 那里 是 一个 possibility
的 invalid 数据 正在 latched 至 这 输出. 至 避免 这个,
LDAC
必须 仍然是 低 之后
CS
或者
WR
返回 高 为 一个 时期 equal
至 或者 更好 比 t
8
, 这 最小
LDAC
pulsewidth.
单极的 二进制的 运作
图示 15 显示 dac 一个 在 这 ad7837/ad7847 连接
为 单极的 二进制的 运作. 类似的 连接 应用 为
dac b. 当 v
在
是 一个 交流 信号, 这 电路 执行 2-四方形-
rant multiplication.这 代号 表格 为 这个 电路 是 显示 在
表格 iii. 便条 那 在 这 ad7847 这 反馈 电阻 r
FB
是
内部 连接 至 v
输出
.
dac 一个
AGNDA
V
OUTA
V
REFA
V
在
DGND
V
SS
R
FBA
*
V
SS
V
DD
V
DD
AD7837
AD7847
V
输出
*
内部
连接
在 ad7847
图示 15. 单极的 二进制的 运作
表格 iii. 单极的 代号 表格
dac 获得 内容
msb lsb 相似物 输出, v
输出
1111 1111 1111
–
V
在
×
4095
4096
1000 0000 0000
–
V
在
×
2048
4096
=
–
1/2
V
在
0000 0000 0001
–
V
在
×
1
4096
0000 0000 0000 0 v
便条 1 lsb =
V
在
4096
.
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