12月 1990 2
飞利浦 半导体 产品 规格
presettable 同步的 bcd decade
向上/向下 计数器
74hc/hct192
特性
•
同步的 reversible counting
•
异步的 并行的 加载
•
异步的 重置
•
expandable 没有 外部 逻辑
•
输出 能力: 标准
•
I
CC
类别: msi
一般 描述
这 74hc/hct192 是 高-速 si-门 cmos 设备
和 是 管脚 兼容 和 低 电源 肖特基 ttl
(lsttl). 它们 是 指定 在 遵从 和 电子元件工业联合会
标准 非. 7a.
这 74hc/hct192 是 同步的 bcd 向上/向下
counters. 独立的 向上/向下 clocks, cp
U
和 cp
D
各自, 使简化 运作. 这 输出 改变 状态
synchronously 和 这 低-至-高 转变 的 也
时钟 输入. 如果 这 cp
U
时钟 是 搏动 当 cp
D
是 使保持
高, 这 设备 将 计数 向上. 如果 这 cp
D
时钟 是 搏动
当 cp
U
是 使保持 高, 这 设备 将 计数 向下. 仅有的
一个 时钟 输入 能 是 使保持 高 在 任何 时间, 或者
erroneous 运作 将 结果. 这 设备 能 是 cleared
在 任何 时间 用 这 异步的 主控 重置 输入 (mr);
它 将 也 是 承载 在 并行的 用 activating 这
异步的 并行的 加载 输入 (pl).
这 “192” 包含 四 主控-从动装置 jk flip-flops 和 这
需要 steering 逻辑 至 提供 这 异步的
重置, 加载, 和 同步的 计数 向上 和 计数 向下
功能.
各自 flip-flop 包含 jk 反馈 从 从动装置 至 主控,
此类 那 一个 低-至-高 转变 在 这 cp
D
输入 将
decrease 这 计数 用 一个, 当 一个 类似的 转变 在 这
CP
U
输入 将 进步 这 计数 用 一个.
一个 时钟 应当 是 使保持 高 当 counting 和 这
其它, 否则 这 电路 将 也 计数 用 二’s 或者 不
在 所有, 取决于 在 这 状态 的 这 第一 flip-flop, 这个
不能 toggle 作 长 作 也 时钟 输入 是 低.
产品 需要 reversible 运作 必须 制造 这
reversing decision 当 这 activating 时钟 是 高 至
避免 erroneous counts.
这 终端 计数 向上 (tc
U
) 和 终端 计数 向下
(tc
D
) 输出 是 正常情况下 高. 当 这 电路 有
reached 这 最大 计数 状态 的 9, 这 next
高-至-低 转变 的 cp
U
将 导致 TC
U
至 go 低.
TC
U
将 停留 低 直到 cp
U
变得 高 又一次, 复制
这 计数 向上 时钟.
likewise, 这 TC
D
输出 将 go 低 当 这 电路 是 在
这 零 状态 和 这 cp
D
变得 低. 这 终端 计数
输出 能 是 使用 作 这 时钟 输入 信号 至 这 next
高等级的 顺序 电路 在 一个 multistage 计数器, 自从 它们
复制 这 时钟 波形. multistage counters 将 不
是 全部地 同步的, 自从 那里 是 一个 slight 延迟 时间
区别 增加 为 各自 平台 那 是 增加.
这 计数器 将 是 preset 用 这 异步的 并行的
加载 能力 的 这 电路. 信息 呈现 在 这
并行的 数据 输入 (d
0
至 d
3
) 是 承载 在 这 计数器
和 呈现 在 这 输出 (q
0
至 q
3
) regardless 的 这
情况 的 这 时钟 输入 当 这 并行的 加载 (pl)
输入 是 低. 一个 高 水平的 在 这 主控 重置 (mr) 输入
将 使不能运转 这 并行的 加载 门, override 两个都 时钟
输入 和 设置 所有 输出 (q
0
至 q
3
) 低. 如果 一个 的 这
时钟 输入 是 低 在 和 之后 一个 重置 或者 加载
运作, 这 next 低-至-高 转变 的 那 时钟
将 是 interpreted 作 一个 legitimate 信号 和 将 是
counted.
: 点此下载
