输入 相等的 电路
逻辑 图解
管脚 描述
管脚 非 SYMBOL NAME 和 FUNCTION
1 CLEAR Asyncronous 主控
重置 (起作用的 低)
2, 5, 6, 9,
12, 15, 16,
19
Q0 至 Q7 Flip-flop 输出
3, 4, 7, 8,
13, 14, 17,
18
D0 至 D7 数据 输入
11 时钟 时钟 输入
(低-to-high, 边缘-
Triggered)
10 地 Ground (0v)
20 V
CC
积极的 供应 电压
真实 表格
输入 输出 函数
CLEAR D CLOCK Q
L X X L CLEAR
HL L
HH H
HX Q
n
非 改变
x:Don’t 小心
This logic diagram h作 not 是 used to esimate propagation delays
74VHC273
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