ad1890/ad1891
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rev. 0
(持续 从 页 1)
产品 overview (持续)
automatically 限制 至 避免 alias 扭曲量 在 这 输出 sig-
nal. 这 ad1890/ad1891 dynamically 改变 这 低-通过 过滤
截止 频率 smoothly 和 慢速地, 所以 那 real-时间 varia-
tions 在 这 样本 比率 比率 是 可能 没有 降级 的
这 音频的 质量.
这 ad1890/ad1891 有 一个 管脚 可选择的 慢- 或者 快-安排好
模式. 这个 模式 确定 如何 quickly 这 asrcs adapt 至 一个
改变 在 也 这 输入 样本 时钟 频率 (f
SIN
) 或者 这
输出 样本 时钟 频率 (f
SOUT
). 在 这 慢-安排好
模式, 这 控制 循环 这个 computes 这 比率 在 f
SIN
和 f
SOUT
settles 在 大概 800 ms 和 begins 至 reject
jitter 在之上 3 hz. 这 慢-安排好 模式 提供 这 最好的 信号
质量 和 这 greatest jitter 拒绝. 在 这 快-安排好 模式,
这 控制 循环 settles 在 大概 200 ms 和 begins 至
reject jitter 在之上 12 hz. 这 快-安排好 模式 准许 迅速,
real 时间 样本 比率 改变 至 是 tracked 没有 错误, 在 这
费用 的 一些 narrow-带宽 噪音 调制 产品 在 这
输出 信号.
这 ad1890 也 有 一个 管脚 可选择的, 短的 或者 长 组 延迟
模式. 这个 管脚 确定 这 depth 的 这 第一-在, 第一-输出
(先进先出) 记忆 这个 缓存区 这 输入 数据 样本 在之前
它们 是 processed 用 这 fir convolver. 在 这 短的 模式, 这
组 延迟 是 大概 700
µ
s. 这 asrc 是 更多 sensi-
tive 至 样本 比率 改变 在 这个 模式 (i.e., 这 pointers 这个
manage 这 先进先出 是 更多 likely 至 交叉 和 变为 momen-
tarily invalid 在 一个 样本 比率 步伐 改变), 但是 这 组
延迟 是 使减少到最低限度. 在 这 长 模式, 这 组 延迟 是 ap-
proximately 3 ms. 这 asrc 是 tolerant 的 大 动态
样本 比率 改变 在 这个 模式, 和 它 应当 是 使用 当
这 设备 是 必需的 至 追踪 快 样本 比率 改变, 此类 作
在 varispeed 产品. 这 ad1891 特性 这 短的 组
延迟 模式 仅有的. 在 也 设备, 如果 这 读 和 写 pointers
那 manage 这 先进先出 交叉 (表明 underflow 或者 overflow),
这 asrc asserts 这 沉默的 输出 (沉默的_o) 管脚 hi 为 128
输出 时钟 循环. 如果 沉默的_o 是 连接 至 这 沉默的 输入
(沉默的_i) 管脚, 作 它 正常情况下 应当 是, 这 串行 输出 将
是 muted (i.e., 所有 位 零) 在 这个 瞬时 事件.
这 ad1890/ad1891 是 fabricated 在 一个 0.8
µ
m 单独的 poly,
翻倍 metal cmos 处理 和 是 packaged 在 一个 0.6" 宽
28-管脚 塑料 插件 和 一个 28-管脚 plcc. 这 ad1890/ad1891
运作 从 一个 +5 v 电源 供应 在 这 温度 范围 的
0
°
c 至 +70
°
c.
28
27
26
22
21
20
19
18
17
25
24
23
16
15
串行 在
串行 输出
MULT
时钟
追踪
ACCUM
重置
lr_i
lr_o
1
2
3
7
8
9
10
11
12
4
5
6
13
14
coef 只读存储器
先进先出
gpdlys (ad1890)
n/c (ad1891)
MCLK
数据_i
bclk_i
wclk_i
V
DD
地
n/c
bkpol_i
trglr_i
msbdly_i
地
SETSLW
地
bclk_o
wclk_o
数据_o
V
DD
地
n/c
bkpol_o
trglr_o
msbdly_o
沉默的_o
沉默的_i
ad1890/ad1891
n/c = 非 连接
ad1890/ad1891 插件 引脚
22
21
20
19
25
24
23
7
8
9
10
11
5
6
lr_i
lr_o
串行 在
重置
串行 输出
ACCUM
coef 只读存储器
先进先出
MULT
n/c
wclk_i
V
DD
地
bkpol_i
trglr_i
wclk_o
数据_o
V
DD
地
n/c
bkpol_o
1234 282726
12 13 14 18171615
gpdlys (ad1890)
n/c (ad1891)
MCLK
数据_i
bclk_i
SETLSLW
地
bclk_o
msbdly_i
地
trglr_o
msbdly_o
沉默的_o
沉默的_i
时钟
追踪
ad1890/ad1891
n/c =非 连接
ad1890/ad1891 plcc 引脚
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