rev. b
–3–
ad5241/ad5242
参数 标识 情况 最小值 典型值
1
最大值 单位
接口 定时 特性 (应用 至 所有 部分.
5, 9
)
scl 时钟 频率 f
SCL
0 400 kHz
t
BUF
总线 自由 时间在 t
1
1.3
µ
s
停止 和 开始
t
hd; sta
支撑 时间 (重复的 开始) t
2
之后 这个 时期, 这 第一 时钟 600 ns
脉冲波 是 发生.
t
低
低 时期 的 scl 时钟 t
3
1.3
µ
s
t
高
高 时期 的 scl 时钟 t
4
0.6 50
µ
s
t
su; sta
建制 时间 为 重复的
开始 情况 t
5
600 ns
t
hd; dat
数据 支撑 时间 t
6
900 ns
t
su; dat
数据 建制 时间 t
7
100 ns
t
R
上升 时间 的 两个都 t
8
300 ns
sda 和 scl 信号
t
F
下降 时间 的 两个都 sda 和 scl 信号 t
9
300 ns
t
su; sto
建制 时间 为 停止 情况 t
10
注释
1
typicals 代表 平均 readings 在 25
°
c, v
DD
= 5 v.
2
电阻 位置 非线性 错误 r-inl 是 这 背离 从 一个 完美的 值 量过的 在 这 最大 阻抗 和 这最小 阻抗 wiper posi-
tions. r-dnl measures 这 相关的 步伐 改变 从 完美的 在 successive tap positions. 部分 是 有保证的 monotonic. 看测试 电路.
3
inl 和 dnl 是 量过的 在 v
W
和 这 rdac 配置 作 一个 分压器 分隔物 类似的 至 一个 电压 输出 d/一个 转换器. v
一个
= v
DD
和 v
B
= 0 v.
dnl 规格 限制 的
±
1 lsb 最大 是 有保证的 monotonic 运行 情况. 看 图示 10.
4
电阻 terminals 一个, b, w 有 非 限制 在 极性 和 遵守 至 各自 其它.
5
有保证的 用 设计 和 不 主题 至 生产 测试.
6
P
DISS
是 计算 从 (i
DD
×
V
DD
). cmos 逻辑 水平的 输入 结果 在 最小 电源 消耗.
7
带宽, 噪音, 和 安排好 时间 是 依赖 在 这 终端 阻抗 值 选择. 这 最低 r 值 结果 在 这 fastest 安排好 时间 和 最高的 带宽-
宽度. 这 最高的 r 值 结果 在 这 最小 整体的 电源 消耗量.
8
所有 动态 特性 使用 v
DD
= 5 v.
9
看 定时 图解 为 location 的 量过的 值.
规格 主题 至 改变 没有 注意.
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