rev. pra
初步的 技术的 数据
–6–
AD7667
管脚 函数 描述
管脚 非. Mnemonic 类型 描述
1 AGND P 一个nalog 电源 地面 管脚
2 AVDD P Input 相似物 电源 管脚. nominally 5 v.
3, 40–42, NC 非连接
44
4 BYTESWAP DI 并行的 模式 选择 (8/16 位). 当 低, 这 lsb 是 输出 在 d[7:0] 和 这
msb 是 输出 在 d[15:8]. 当 高, 这 lsb 是 输出 在 d[15:8] 和 这 msb
是 输出 在 d[7:0].
5 ob/
2C
DI 笔直地 二进制的/二进制的 二’s complement. 当 ob/
2C
是 高, 这 数字的 输出 是
笔直地 二进制的; 当 低, 这 msb 是 inverted 结果 在 一个 二’s complement 输出
从 它的 内部的 变换 寄存器.
6 WARP DI Mode 选择. 当 高 和 impulse 低, 这个 输入 选择 这 fastest 模式,
这 最大 throughput 是 achievable, 和 一个 最小 转换 比率 必须 是 应用
在 顺序 至 保证 全部 指定 精度. 当 低, 全部 精度 是 maintained
独立 的 这 最小 转换 比率.
7 IMPULSE DI 模式 选择. 当 高 和 warp 低, 这个 输入 选择 一个 减少 电源 模式.
在 这个 模式, 这 电源 消耗 是 大概 均衡的 至 这 抽样 比率.
8 ser/
PAR
DI 串行/并行的 选择 输入. 当 低, 这 并行的 端口 是 选择; 当 high, 这
串行 接口 模式 是 选择 和 一些 位 的 这 数据 总线 是 使用 作 一个 串行 端口.
9,10 data[0:1] DI 位 0 和 位 1 的 这 并行的 端口 数据 输出 总线. 当 ser/
PAR
是 高, 这些
输出 是 在 高 阻抗.
11,12 data[2:3]or di/o 当 ser/
PAR
是 低, 这些 输出 是 使用 作 位 2 和 位 3 的 这 并行的 端口
divsclk[0:1] 数据 输出 总线. 当ser/
PAR
是 高
,
ext/
INT
是 低, 和 rdc/sdin 是
低, 这个 是 串行 主控 读 之后 转变, 这些 输入, 部分 的 这 串行 端口, 是
使用 至 慢 向下 如果 desired 这 内部的 串行 时钟 这个 clocks 这 数据 输出. 在
其它 串行 moes, 这些 管脚 是 不 使用
13 DATA[4] di/o 当 ser/
PAR
是 低, 这个 输出 是 使用 作 位 4 的 这 并行的 端口 数据 输出
总线.
或者 ext/
INT
当 ser/
PAR
是 高, 这个 输入, 部分 的 这 串行 端口, 是 使用 作 一个 数字的 选择 输入
为 choosing 这 内部的 或者 一个 外部 数据 时钟. 和 ext/
INT
系 低, 这 内部的
时钟
是 选择 在 sclk 输出. 和 ext/
INT
设置 至 一个 逻辑 高, 输出 数据 是 syn
chronized
至 一个 外部 时钟 信号 连接 至 这 sclk 输入.
14 DATA[5] di/o 当 ser/
PAR
是 低, 这个 输出 是 使用 作 位 5 的 这 并行的 端口 数据 输出
总线.
或者 invsync 当 ser/
PAR
是 高, 这个 输入, 部分 的 这 串行 端口, 是 使用 至 选择 这 起作用的
管脚 配置
48-含铅的 lqfp
(st-48)
36
35
34
33
32
31
30
29
28
27
26
25
13 14 15 16 17 18 19 20 21 22 23 24
1
2
3
4
5
6
7
8
9
10
11
12
48 47 46 45 44 39 38 3743 42 41 40
管脚 1
IDENTIFIER
顶 视图
(不 至 规模)
AGND
CNVST
PD
重置
CS
RD
DGND
AGND
AVDD
NC
BYTESWAP
ob/2c
WARP
IMPULSE
nc = 非 连接
ser/par
D0
D1
d2/sclk0
BUSY
D15
D14
D13
AD7667
d3/sclk1
D12
d4/ext/int
d5/invsync
d6/invsclk
d7/rdc/sdin
OGND
OVDD
DVDD
DGND
d8/sdout
d9/sclk
d10/同步
d11/rderror
PDBUF
PDREF
REFBUFIN
温度
NC
在
NC
NC
NC
INGND
REFGND
REF
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