rev. b
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AD7896
串行 接口
这 串行 接口 至 这 ad7896 组成 的 just 三 线, 一个
串行 时钟 输入 (sclk) 和 这 串行 数据 输出 (sdata)
和 一个 转换 状态 输出 (busy). 这个 准许 为 一个
容易-至-使用 接口 至 大多数 微控制器, dsp processors
和 变换 寄存器.
图示 4 显示 这 定时 图解 为 这 读 运作 至 这
ad7896. 这 串行 时钟 输入 (sclk) 提供 这 时钟
源 为 这 串行 接口. 串行 数据 是 clocked 输出 从
这 sdata 线条 在 这 下落 边缘 的 这个 时钟 和 是 有效的 在
两个都 这 rising 和 下落 edges 的 sclk. 这 有利因素 的
having 这 数据 有效的 在 两个都 这 rising 和 下落 edges 的 这
sclk 是 所以 那 它 给 这 用户 更好 flexibility 在 接合
至 这 部分 和 也 所以 那 一个 wider 范围 的 微处理器 和
微控制器 接口 能 是 accommodated. 这个 也 ex-
plains 这 二 定时 计算数量 t
4
和 t
5
那 是 quoted 在 这 dia-
gram. 这 时间 t
4
specifies 如何 长 之后 这 下落 边缘 的 这
sclk 那 这 next 数据 位 变为 有效的 whereas 这 时间 t
5
specifies 如何 长 之后 这 下落 边缘 的 这 sclk 那 这
电流 数据 位 是 有效的 为. 这 第一 leading 零 是 clocked 输出
在 这 第一 rising 边缘 的 sclk, 和 便条 那 这 第一 零
将 是 有效的 在 这 第一 下落 边缘 的 sclk 甚至 though 这
数据 进入 时间 是 指定 在 60 ns (5 v, 一个, b, j 版本 only)
为 这 其它 位 ( 和 这 sclk 高 时间 将 是 50 ns 和 一个
10 mhz sclk ). 这 reason 那 这 第一 位 将 是 clocked
输出 faster 比 这 其它 位 是 预定的 至 这 内部的 architecture
的 这 部分. 十六 时钟 脉冲 必须 是 提供 至 这 部分 至
进入 至 全部 转换 结果. 这 ad7896 提供 四 含铅的-
ing zeros followed 用 这 12-位 转换 结果 开始 和
这 msb (db11). 这 last 数据 位 至 是 clocked 输出 在 这
penultimate 下落 时钟 边缘 是 这 lsb (db0). 在 这 六-
teenth 下落 边缘 的 sclk 这 lsb (db0) 将 是 有效的 为 一个
指定 时间 至 准许 这 位 至 是 读 在 这 下落 边缘 的
这 sclk, 和 然后 这 sdata 线条 是 无能 (三-陈述).
之后 这个 last 位 有 被 clocked 输出, 这 sclk 输入 应当
仍然是 低 直到 这 next 串行 数据 读 运作. 如果 那里 是
extra 时钟 脉冲 之后 这 sixteenth 时钟, 这 ad7896 将
开始 在 又一次 和 outputting 数据 从 它的 输出 寄存器,
和 这 数据 总线 将 非 变长 是 三-陈述 甚至 当 这
时钟 stops. 提供 这 串行 时钟 有 stopped 在之前 这
next 下落 边缘 的
convst,
这 ad7896 将 continue 至 运算-
erate correctly 和 这 输出 变换 寄存器 正在 重置 在 这
下落 边缘 的
CONVST
. 不管怎样, 这 sclk 线条 必须 是
低 当
CONVST
变得 低 在 顺序 至 重置 这 输出 变换
寄存器 correctly.
这 串行 时钟 输入 做 不 需要 至 是 持续的 在
这 串行 读 运作. 这 十六 位 的 数据 (四 leading
zeros 和 12-位 转换 结果) 能 是 读 从 这
ad7896 在 一个 号码 的 字节. 不管怎样, 这 sclk 输入 必须
仍然是 低 在 这 二 字节.
这 最大 sclk 频率 将 是 10 mhz 为 5 v opera-
tion (给 一个 throughput 的 100 khz) 和 在 2.7 v 这 maxi-
mum sclk 频率 将 是 较少 比 10 mhz 至 准许 为 这
变长 数据 进入 时间, t
4
(60 ns @ 5 v, 100 ns @ 2.7 v (一个, b,
j 版本) 70 ns @ 5 v, (110 ns @ 2.7 v (s version)). 便条
那 在 3.0 v 运作 (一个, b, j 版本) 一个 sclk 的 10 mhz
(throughput 比率 的 100 khz) 将 是 可接受的 如果 这 必需的
处理器 建制 时间 是 0 ns (这个 将 是 可能 和 一个 asic
或者 fpga). 这 数据 必须 是 读 在 这 next 10 ns 这个 是
指定 作 这 数据 支撑 时间, t
5
, 之后 这 sclk 边缘.
这 ad7896 counts 这 串行 时钟 edges 至 know 这个 位
从 这 输出 寄存器 应当 是 放置 在 这 sdata 输出-
放. 至 确保 那 这 部分 做 不 lose 同步, 这
串行 时钟 计数器 是 重置 在 这 下落 边缘 的 这
CONVST
输入 提供 这 sclk 线条 是 低. 这 用户 应当 确保
那 一个 下落 边缘 在 这
CONVST
输入 做 不 出现 当
一个 串行 数据 读 运作 是 在 progress.
微处理器/微控制器 接口
这 ad7896 提供 一个 三-线 串行 接口 那 能 是
使用 为 连接 至 这 串行 端口 的 dsp processors 和
微控制器. 计算数量 5 通过 8 显示 这 ad7896 inter-
faced 至 一个 号码 的 不同的 微控制器 和 dsp pro-
cessors. 这 ad7896 accepts 一个 外部 串行 时钟 和 作 一个
结果, 在 所有 接口 显示 here, 这 处理器/控制 是
配置 作 这 主控, 供应 这 串行 时钟, 和 这
ad7896 配置 作 这 从动装置 在 这 系统.
ad7896–8051 接口
图示 5 显示 一个 接口 在 这 ad7896 和 这 8x51/
l51 微控制器. 这 8x51/l51 是 配置 为 它的 模式
0 串行 接口 模式. 这 图解 显示 这 simplest 表格
的 这 接口 在哪里 这 ad7896 是 这 仅有的 部分 连接 至
这 串行 端口 的 这 8x51/l51 和, 因此, 非 解码 的
这 串行 读 行动 是 必需的.
t
2
4 leading zeros
dout (o/p)
sclk (i/p)
t
6
1 2 3 4 5 6 15 16
DB0DB10DB11
3-状态
t
5
t
3
t
4
3-状态
t
2
=
t
3
= 40ns 最小值,
t
4
= 60ns 最大值,
t
5
= 10ns 最小值,
t
6
= 50ns 最大值 @ 5v, 一个, b, 版本
图示 4. 数据 读 运作
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