ad7837/ad7847
rev. c
–7–
电路 信息
d/一个 部分
一个 simplified 电路 图解 为 一个 的 这 d/一个 转换器 和
输出 放大器 是 显示 在 图示 10.
一个 segmented scheme 是 使用 凭此 这 2 msbs 的 这 12-位
数据 文字 是 解码 至 驱动 这 三 switches 一个-c. 这
remaining 10 位 驱动 这 switches (s0–s9) 在 一个 标准 r-2r
ladder 配置.
各自 的 这 switches a–c steers 1/4 的 这 总的 涉及 cur-
rent 和 这 remaining 1/4 passing 通过 这 r-2r 部分.
这 输出 放大器 和 反馈 电阻 执行 这 电流
至 电压 转换 给
V
输出
= –
D
×
V
REF
在哪里
D
是 这 fractional 描述 的 这 数字的 文字. (
D
能 是 设置 从 0 至 4095/4096.)
这 输出 放大器 能 维持
±
10 v 横过 一个 2 k
Ω
加载. 它
是 内部 补偿 和 settles 至 0.01% fsr (1/2 lsb)
在 较少 比 5
µ
s. 便条 那 在 这 ad7837, v
输出
必须 是 con-
nected externally 至 r
FB
.
V
输出
r/2
R
V
REF
2R 2R
S0
AGND
R
2R
R
2R2R2R2R
S8S9ABC
显示 为 所有 1s 在 dac
图示 10. d/一个 simplified 电路 图解
接口 逻辑 information—ad7847
这 输入 控制 逻辑 为 这 ad7847 是 显示 在 图示 11.
这 部分 包含 一个 12-位 获得 为 各自 dac. 它 能 是 treated
作 二 独立 dacs, 各自 和 它的 自己的
CS
输入 和 一个 com-
mon
WR
输入.
CSA
和
WR
控制 这 加载 的 数据 至 这
dac 一个 获得, 当
CSB
和
WR
控制 这 加载 的 这
dac b 获得. 这 latches 是 边缘 triggered 所以 那 输入 数据
是 latched 至 这 各自的 获得 在 这 rising 边缘 的
WR
. 如果
CSA
和
CSB
是 两个都 低 和
WR
是 带去 高, 这 一样 数据 将
是 latched 至 两个都 dac latches. 这 控制 逻辑 真实 表格 是
显示 在 表格 i, 当 这 写 循环 定时 图解 为 这
部分 是 显示 在 图示 12.
CSA
WR
CSB
dac 一个 获得
dac b 获得
图示 11. ad7847 输入 控制 逻辑
表格 i. ad7847 真实 表格
CC
CC
CSA CSB WR
函数
X X 1 非 数据 转移
1 1 X 非 数据 转移
01
g
数据 latched 至 dac 一个
10
g
数据 latched 至 dac b
00
g
数据 latched 至 两个都 dacs
g
1 0 数据 latched 至 dac 一个
1
g
0 数据 latched 至 dac b
gg
0 数据 latched 至 两个都 dacs
x = don’t 小心.
g
= rising 边缘 triggered.
有效的
数据
t
1
t
2
t
3
t
5
t
4
CSA
,
CSB
WR
数据
图示 12. ad7847 写 循环 定时 图解
接口 逻辑 information—ad7837
这 输入 加载 结构 在 这 ad7837 是 配置 为
接合 至 微处理器 和 一个 8-位-宽 数据 总线. 这
部分 包含 二 12-位 latches 每 dac—an 输入 获得 和
一个 dac 获得. 各自 输入 获得 是 更远 subdivided 在 一个 least-
重大的 8-位 获得 和 一个 大多数-重大的 4-位 获得. 仅有的 这
数据 使保持 在 这 dac latches 确定 这 输出 从 这部分.
这 输入 控制 逻辑 为 这 ad7837 是 显示 在 图示 13,
当 这 写 循环 定时 图解 是 显示 在 图示 14.
dac 一个 ms
输入
获得
12
dac 一个 ls
输入
获得
4
8
dac b ls
输入
获得
dac b ls
输入
获得
12
4
8
8
CS
WR
dac 一个
获得
LDAC
A0
A1
db7 db0
dac b
获得
图示 13. ad7837 输入 控制 逻辑
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