rev. 一个
ad7390/ad7391
–5–
dac 寄存器 加载
CLK
CLR
LD
CLK
SDI
AD7391AD7390
t
LD1
D11
t
LD1
D10 D9 D7 D5 D4 D3 D2 D1 D0
t
LD2
t
DS
t
DH
t
CL
t
CH
t
LDW
t
S
t
CLRW
t
S
0.1% fs
错误 带宽
SDI
LD
FS
ZS
V
输出
图示 4. 定时 图解
表格 i. 控制-逻辑 真实 表格
CLK
CLR LD
串行 变换 寄存器 函数 dac 寄存器 函数
↑
H H 变换-寄存器-数据 先进的 一个-位 Latched
X H L 使不能运转 updated 和 电流 变换 寄存器 内容
X L X 非 效应 承载 和 所有 zeros
X
↑
H 非 效应 latched 和 所有 zeros
X
↑
L 无能 previous sr 内容 承载 (避免 用法 的
CLR
当
LD
是 逻辑 低, 自从 sr 数据 可以 是 corrupted
如果 一个 时钟 边缘 takes 放置, 当
CLR
returns 高.)
↑
= 积极的 逻辑 转变.
x = don
’
t 小心.
表格 ii. ad7390 串行 输入 寄存器 数据 format, 数据 是 承载 在 这 msb-第一 format
MSB LSB
B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0
AD7390 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
表格 iii. ad7391 串行 输入 寄存器 数据 format, 数据 是 承载 在 这 msb-第一 format
MSB LSB
B9 B8 B7 B6 B5 B4 B3 B2 B1 B0
AD7391 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
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