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资料编号:964700
 
资料名称:AD7858AN
 
文件大小: 315K
   
说明
 
介绍:
3 V to 5 V Single Supply, 200 kSPS 8-Channel, 12-Bit Sampling ADC
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
ad7858/ad7858l
rev. b
–7–
管脚 函数 描述
管脚 Mnemonic 描述
1
CONVST
转变 开始. 逻辑 输入. 一个 低 至 高 转变 在 这个 输入 puts 这 追踪/支撑 在 它的 支撑 模式
和 开始 转换. 当 这个 输入 是 不 使用, 它 应当 是 系 至 dv
DD
.
2 BUSY busy 输出. 这 busy 输出 是 triggered 高 用 这 下落 边缘 的
CONVST
或者 rising 边缘 的
CAL
,
和 仍然是 高 直到 转换 是 完成. busy 是 也 使用 至 表明 当 这 ad7858/
ad7858l 有 完成 它的 在-碎片 校准 sequence.
3
睡眠
睡眠 输入/低-电源 模式. 一个 逻辑 0 initiates 一个 睡眠, 和 所有 电路系统 是 powered 向下 包含 这
内部的 电压 涉及 提供 那里 是 非 转换 或者 校准 正在 执行. 校准
数据 是 retained. 一个 逻辑 1 结果 在 正常的 运作. 看 电源-向下 部分 为 更多 详细信息.
4 REF
/ref
输出
涉及 输入/输出. 这个 管脚 是 连接 至 这 内部的 涉及 通过 一个 序列 电阻 和 是
这 涉及 源 为 这 相似物-至-数字的 转换器. 这 名义上的 涉及 电压 是 2.5 v 和 这个
呈现 在 这 管脚. 这个 管脚 能 是 过载 用 一个 外部 涉及 或者 能 是 带去 作 高 作 av
DD
.
当 这个 管脚 是 系 至 av
dd,
或者 当 一个 externally 应用 涉及 approaches av
DD
, 这 c
REF1
管脚
应当 也 是 系 至 av
DD
.
5AV
DD
相似物 积极的 供应 电压, +3.0 v 至 +5.5 v.
6 AGND 相似物 地面. 地面 涉及 为 追踪/支撑, 涉及, 和 dac.
7C
REF1
涉及 电容 (0.1
µ
f multilayer 陶瓷的). 这个 外部 电容 是 使用 作 一个 承担 源 为
这 内部的 dac. 这 电容 应当 是 系 在 这 管脚 和 agnd.
8C
REF2
涉及 电容 (0.01
µ
f 陶瓷的 disc). 这个 外部 电容 是 使用 在 conjunction 和 这 在-
碎片 涉及. 这 电容 应当 是 系 在 这 管脚 和 agnd.
9–16 AIN1–AIN8 相似物 输入. 第八 相似物 输入 那 能 是 使用 作 第八 单独的-结束 输入 (关联 至 agnd)
或者 四 pseudo-差别的 输入. 频道 配置 是 选择 用 writing 至 这 控制 寄存器.
两个都 这 积极的 和 负的 输入 不能 go 在下 agnd 或者 在之上 av
DD
在 任何 时间. 也 这 posi-
tive 输入 不能 go 在下 这 负的 输入. 看 表格 iii 为 频道 选择.
17
CAL
校准 输入. 这个 管脚 有 一个 内部的 拉-向上 电流 源 的 0.15
µ
一个. 一个 逻辑 0 在 这个 管脚 resets
所有 校准 控制 逻辑 和 initiates 一个 校准 在 它的 rising 边缘. 那里 是 这 选项 的 连接
一个 10 nf 电容 从 这个 管脚 至 dgnd 至 准许 为 一个 自动 自-校准 在 电源-向上. 这个
输入 overrides 所有 其它 内部的 行动. 如果 这 autocalibration 是 不 必需的, 这个 管脚 应当 是 系
至 一个 逻辑 高.
18 DV
DD
数字的 供应 电压, +3.0 v 至 +5.5 v.
19 DGND 数字的 地面. 地面 涉及 要点 为 数字的 电路系统.
20 DOUT 串行 数据 输出. 这 数据 输出 是 有提供的 至 这个 管脚 作 一个 16-位 串行 文字.
21 DIN 串行 数据 输入. 这 数据 至 是 写 是 应用 至 这个 管脚 在 串行 表格 (16-位 文字). 这个 管脚 能
act 作 一个 输入 管脚 或者 作 一个 i/o 管脚 取决于 在 这 串行 接口 模式 这 部分 是 在 (看 表格 x).
22 CLKIN 主控 时钟 信号 为 这 设备 (4 mhz ad7858, 1.8 mhz ad7858l). sets 这 转换 和 cali-
bration 时间.
23 SCLK 串行 端口 时钟. 逻辑 输入. 这 用户 必须 提供 一个 串行 时钟 在 这个 输入.
24
同步
框架 同步. 逻辑 输入. 这个 管脚 是 水平的 triggered 起作用的 低 和 frames 这 串行 时钟 为 这 读
和 写 行动 (看 表格 ix).
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