参数 限制 在 t
最小值
至 t
最大值
(所有 版本) 单位 测试 情况/comments
t
1
0 ns 最小值 r/
W
至
CS
建制 时间
t
2
60 ns 最小值
CS
pulsewidth (写 循环)
t
3
0 ns 最小值 r/
W
至
CS
支撑 时间
t
4
60 ns 最小值 数据 建制 时间
t
5
0 ns 最小值 数据 支撑 时间
t
6
120 ns 最大值 数据 进入 时间
t
7
10 ns 最小值 总线 relinquish 时间
60 ns 最大值
t
8
0 ns 最小值
CLR
建制 时间
t
9
70 ns 最小值
CLR
Pulsewidth
t
10
0 ns 最小值
CLR
支撑 时间
t
11
70 ns 最小值
LDAC
Pulsewidth
t
12
130 ns 最小值
CS
pulsewidth (读 循环)
注释
1
定时 规格 是 样本 测试 在 +25
°
c 至 确保 遵从. 所有 输入 控制 信号 是 指定 和 t
R
= t
F
= 5 ns (10% 至 90% 的 +5 v) 和 安排时间
从 一个 电压 水平的 的 1.6 v.
2
t
6
是 量过的 和 这 加载 电路 的 图示 1 和 定义 作 这 时间 必需的 为 一个 输出 至 交叉 0.8 v 或者 2.4 v.
3
t
7
是 定义 作 这 时间 必需的 为 一个 输出 至 改变 0.5 v 当 承载 和 这 电路 的 图示 2.
规格 主题 至 改变 没有 注意.
AD7846
rev. e
–3–
限制 在
T
最小值
至 t
最大值
参数 (所有 版本) 单位 测试 情况/comments
输出 安排好 时间
1
6
µ
s 最大值 至 0.006% fsr. v
输出
承载. v
REF–
= 0 v. 典型地 3.5
µ
s.
9
µ
s 最大值 至 0.003% fsr. v
输出
承载. v
REF–
= –5 v. 典型地 6.5
µ
s.
回转 比率 7 v/
µ
s 典型值
数字的-至-相似物 glitch
Impulse 70 nv-secs 典型值 dac alternately 承载 和 10 . . . 0000 和
01 . . . 1111. v
输出
unloaded.
交流 feedthrough 0.5 mv pk-pk 典型值 V
REF–
= 0 v, v
REF+
= 1 v rms, 10 khz sine 波.
dac 承载 和 所有 0s.
数字的 feedthrough 10 nv-secs 典型值 dac alternately 承载 和 所有 1s 和 所有 0s.
CS
高.
输出 噪音 电压
密度 1 khz–100 khz 50 nv/
√
Hz
典型值 量过的 在 v
输出
. dac 承载 和 0111011 . . . 11.
V
REF+
= v
REF–
= 0 v.
注释
1
LDAC
= 0. 安排好 时间 做 不 包含 deglitching 时间 的 2.5
µ
s (典型值).
规格 主题 至 改变 没有 注意.
定时 特性
(v
DD
= +14.25 v 至 +15.75 v; v
SS
= –14.25 v 至 –15.75 v; v
CC
= +4.75 v 至 +5.25 v)
数据
5V
t
1
t
3
t
1
t
3
t
2
t
12
t
4
t
5
t
6
t
7
数据 validdata 有效的
t
8
t
9
t
10
t
9
t
8
t
9
t
10
t
11
LDAC
CLR
CS
r/
W
0V
5V
0V
5V
0V
5V
0V
5V
0V
图示 3. 定时 图解图示 2. 加载 电路 为 总线 relinquish 时间 (t
7
)
b. V
OL
至 高 z
一个. V
OH
至 高 z
b. 高 z 至 v
OL
一个. 高 z 至 v
OH
图示 1. 加载 电路 为 进入 时间 (t
6
)
交流 效能 特性
这些 特性 是 包含 为 设计 guidance 和 是 不
主题 至 测试. (v
REF+
= +5 v; v
DD
= +14.25 V 至 +15.75 v; V
SS
= –14.25 V
至 –15.75 v; V
CC
= +4.75 V 至 +5.25 v; R
在
连接 至 0 v.)
DBN
3k
100pF
DGND
DBN
100pF
3k
DGND
5V
DBN
3k
10pF
DGND
DBN
10pF
3k
DGND
5V
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