AD677
rev. 一个
–9–
在 图示 3. 在 这个 电路 busy 是 使用 至 重置 这 电路系统
这个 divides 这 系统 时钟 向下 至 提供 这 ad677
clk. 这个 serves 至 中断 这 时钟 直到 之后 这 输入 sig-
nal 有 被 acquired, 这个 有 occurred 当 busy 变得
高. 当 这 转换 是 完成 和 busy 变得
低, 这 电路 在 图示 3 truncates 这 17th clk 脉冲波
宽度 这个 是 tolerable 因为 仅有的 它的 rising 边缘 是 核心的.
5
2
1
7
12
9
4
11
12.288mhz
系统
时钟
CLK
74HC175
2D
1Q
CLR
3D
2Q
3Q
1D
BUSY
CLK
AD677
样本
2
8
9
12
6
13
1
1QD
74HC393
1CLR
2CLR
2QD
2QC
1CLK
2CLK
图示 3.
图示 3 也 illustrates 这 使用 的 一个 计数器 (74hc393) 至 de-
rive 这 ad677 样本 command 从 这 系统 时钟
当 一个 持续的 转变 模式 是 desirable. 管脚 9 (2qc) pro-
vides 一个 96 khz 样本 比率 为 这 ad677 当 使用 和 一个
12.288 mhz 系统 时钟. alternately, 管脚 8 (2qd) 可以 是
使用 为 一个 48 khz 比率.
如果 一个 持续的 时钟 是 使用, 然后 这 用户 必须 避免 clk
edges 在 这 instant 的 disconnecting v
在
这个 occurs 在 这
下落 边缘 的 样本 (看 t
FCD
规格). 这 职责 循环
的 clk 将 相异, 但是 两个都 这 高 (t
CH
) 和 低 (t
CL
)
阶段 必须 遵从 至 那些 显示 在 这 定时 specifica-
tions. 这 内部的 比较器 制造 它的 decisions 在 这 rising
边缘 的 clk. 至 避免 一个 负的 边缘 转变 disturbing 这
比较器’s 安排好, t
CL
应当 是 在 least half 这 值 的
t
CLK
. 它 是 不 推荐 那 这 样本 管脚 改变 状态
对着 这 终止 的 一个 clk 循环, 在 顺序 至 避免 transitions dis-
turbing 这 内部的 比较器’s 安排好.
在 一个 转换, 内部的 直流 错误 条款 此类 作 比较器
电压 补偿 是 抽样, 贮存 在 内部的 电容 和
使用 至 准确无误的 为 它们的 相应的 errors 当 需要. 是-
导致 这些 电压 是 贮存 在 电容, 它们 是 主题 至
泄漏 decay 和 所以 需要 refreshing. 为 这个 reason 那里 是
一个 最大 转换 时间 t
C
(1000
µ
s). 从 这 时间
样本 变得 高 至 这 completion 的 这 17th clk 脉冲波,
非 更多 比 1000
µ
s 应当 elapse 为 指定 效能.
不管怎样, 那里 是 非 restriction 至 这 最大 时间 在
单独的 conversions.
输出 编码 为 这 ad677 是 twos complement 作 显示 在
表格 i. 这 ad677 是 设计 至 限制 输出 编码 在 这
事件 的 输出-的-范围 输入.
表格 i. 串行 输出 编码 format (twos complement)
V
在
输出 代号
<全部 规模 011 . . . 11
全部 规模 011 . . . 11
全部 规模 – 1 lsb 011 . . . 10
midscale + 1 lsb 000 . . . 01
Midscale 000 . . . 00
midscle – 1 lsb 111 . . . 11
–full 规模 + 1 lsb 100 . . . 01
–full 规模 100 . . . 00
<–full 规模 100 . . . 00
电源 供应 和 解耦
这 ad677 有 三 电源 供应 输入 管脚. v
CC
和 v
EE
提供 这 供应 电压 至 运作 这 相似物 portions 的 这
ad677 包含 这 电容 dac, 输入 缓存区 和 com-
parator. v
DD
提供 这 供应 电压 这个 运作 这
数字的 portions 的 这 ad677 包含 这 数据 输出 缓存区
和 这 autocalibration 控制.
作 和 大多数 高 效能 直线的 电路, 改变 在 这
电源 供应 能 生产 undesired 改变 在 这 perfor-
mance 的 这 电路. optimally, 好 管制 电源 供应
和 较少 比 1% 波纹 应当 是 选择. 这 交流 输出 im-
pedance 的 一个 电源 供应 是 一个 complex 函数 的 频率,
和 在 一般 将 增加 和 频率. 在 其它 words, 高
频率 切换 此类 作 那 encountered 和 数字的 cir-
cuitry 需要 快 瞬时 电流 这个 大多数 电源 供应
不能 adequately 提供. 这个 结果 在 电压 尖刺 在 这
供应. 如果 这些 尖刺 超过 这
±
5% 容忍 的 这
±
12 v
供应 或者 这
±
10% 限制 的 这 +5 v 供应, 模数转换器 perfor-
mance 将 降级. additionally, 尖刺 在 发生率 高等级的
比 100 khz 将 也 降级 效能. 至 compensate 为
这 finite 交流 输出 阻抗 的 这 供应, 它 是 需要 至
store “reserves” 的 承担 在 绕过 电容. 这些 电容
能 effectively 更小的 这 交流 阻抗 提交 至 这 ad677
电源 输入 这个 在 转变 将 significantly 减少 这 magni-
tude 的 这 电压 尖刺. 为 bypassing 至 是 有效的, 确实
指导原则 应当 是 followed. 解耦 电容, 典型地
0.1
µ
f, 应当 是 放置 作 closely 作 可能 至 各自 电源
供应 管脚 的 这 ad677. 它 是 essential 那 这些 电容 是
放置 physically 关闭 至 这 ic 至 降低 这 电感 的
这 pcb 查出 在 这 电容 和 这 供应 管脚. 这
逻辑 供应 (v
DD
) 应当 是 decoupled 至 数字的 一般 和
这 相似物 供应 (v
CC
和 v
EE
) 至 相似物 一般. 这 ref-
erence 输入 是 也 考虑 作 一个 电源 供应 管脚 在 这个 re-
gard 和 这 一样 解耦 程序 应用. 这些 点
是 displayed 在 图示 4.
+5V
+12V –12V
系统
相似物
一般
系统
数字的
一般
AGND
DGND
AD677
V
EE
V
CC
V
REF
V
DD
0.1µf
0.1µf
0.1µf
0.1µf
图示 4. grounding 和 解耦 这 ad677
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