rev. b
–7–
AD9883A
管脚 配置
地
绿色 <7>
绿色 <6>
绿色 <5>
绿色 <4>
绿色 <3>
绿色 <2>
绿色 <1>
绿色 <0>
地
V
DD
蓝 <7>
蓝 <6>
蓝 <5>
蓝 <4>
蓝 <3>
蓝 <2>
蓝 <1>
蓝 <0>
地
地
地
地
地
地
地
V
D
V
D
V
D
V
D
V
D
V
D
ref 绕过
SDA
SCL
A0
R
AIN
G
AIN
B
AIN
SOGIN
80 79 78 77 76 71 70 69 68 67 66 6575 74 73 72 64 63 62 61
1
2
3
4
5
6
7
8
9
10
11
13
14
15
16
12
17
18
20
19
21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40
管脚 1
IDENTIFIER
顶 视图
(不 至 规模)
AD9883A
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
地
V
DD
V
DD
red <0>
red <1>
red <2>
red <3>
red <4>
red <5>
red <6>
red <7>
V
DD
地
DATACK
HSOUT
SOGOUT
地
V
D
地
VSOUT
地
V
DD
V
DD
地
地
PV
D
PV
D
地
MIDSCV
CLAMP
V
D
地
COAST
HSYNC
VSYNC
地
FILT
PV
D
PV
D
地
表格 i. 完全 引脚 列表
管脚 类型 Mnemonic 函数 值 管脚 非.
I
nputs R
AIN
相似物 输入 为 转换器 r 0.0 v 至 1.0 v 54
G
AIN
相似物 输入 为 转换器 g 0.0 v 至 1.0 v 48
B
AIN
相似物 输入 为 转换器 b 0.0 v 至 1.0 v 43
HSYNC horizontal 同步 输入 3.3 v cmos 30
VSYNC vertical 同步 输入 3.3 v cmos 31
SOGIN 输入 为 同步-在-绿色 0.0 v 至 1.0 v 49
CLAMP clamp 输入 (外部 clamp 信号) 3.3 v cmos 38
COAST pll coast 信号 输入 3.3 v cmos 29
输出 red [7:0] 输出 的 转换器 red, 位 7 是 这 msb 3.3 v cmos 70–77
绿色 [7:0] 输出 的 转换器 绿色, 位 7 是 这 msb 3.3 v cmos 2–9
蓝 [7:0] 输出 的 转换器 蓝, 位 7 是 这 msb 3.3 v cmos 12–19
DATACK 数据 输出 时钟 3.3 v cmos 67
HSOUT hsync 输出 (阶段-排整齐 和 datack) 3.3 v cmos 66
VSOUT vsync 输出 (阶段-排整齐 和 datack) 3.3 v cmos 64
SOGOUT 同步-在-绿色 slicer 输出 3.3 v cmos 65
References ref 绕过 内部的 涉及 绕过 1.25 v 58
MIDSCV 内部的 midscale 电压 绕过 37
FILT 连接 为 外部 过滤 组件 为 内部的 pll 33
电源 供应 V
D
相似物 电源 供应 3.3 v 39, 42,
45, 46, 51, 52,
59, 62
V
DD
输出 电源 供应 3.3 v 11, 22, 23, 69,
78, 79
PV
D
pll 电源 供应 3.3 v 26, 27, 34, 35
地 地面 0 v 1, 10, 20, 21,
24, 25, 28, 32,
36, 40, 41, 44,
47, 50, 53, 60,
61, 63, 68, 80
控制 SDA 串行 端口 数据 i/o 3.3 v cmos 57
SCL 串行 端口 数据 时钟 (100 khz 最大) 3.3 v cmos 56
A0 串行 端口 地址 输入 1 3.3 v cmos 55
: 点此下载
