管脚 描述 和 相等的 电路
(持续)
管脚 功能
管脚 非. 标识 相等的 电路 描述
83/78
84/77
85/76
86/75
89/72
90/71
91/70
92/69
93/68
94/67
95/66
96/65
100/61
101/60
102/59
103/58
DI7− / DQ7−
DI7+ / DQ7+
DI6− / DQ6−
DI6+ / DQ6+
DI5− / DQ5−
DI5+ / DQ5+
DI4− / DQ4−
DI4+ / DQ4+
DI3− / DQ3−
DI3+ / DQ3+
DI2− / DQ2−
DI2+ / DQ2+
DI1− / DQ1−
DI1+ / DQ1+
DI0− / DQ0−
DI0+ / DQ0+
I 和 Q 频道 LVDS 数据 输出 那 是 不 delayed 在
这 输出 demultiplexer. 对照的 和 这 DId 和 DQd
输出, 这些 输出 代表 这 后来的 时间 样本.
这些 输出 应当 总是 是 terminated 和 一个 100
Ω
差别的 电阻.
104/57
105/56
106/55
107/54
111/50
112/49
113/48
114/47
115/46
116/45
117/44
118/43
122/39
123/38
124/37
125/36
DId7− / DQd7−
DId7+ / DQd7+
DId6− / DQd6−
DId6+ / DQd6+
DId5− / DQd5−
DId5+ / DQd5+
DId4− / DQd4−
DId4+ / DQd4+
DId3− / DQd3−
DId3+ / DQd3+
DId2− / DQd2−
DId2+ / DQd2+
DId1− / DQd1−
DId1+ / DQd1+
DId0− / DQd0−
DId0+ / DQd0+
I 和 Q 频道 LVDS 数据 输出 那 是 delayed 用 一个
CLK 循环 在 这 输出 demultiplexer. 对照的 和 这
di/dq 输出, 这些 输出 代表 这 早期 时间
样本. 这些 输出 应当 总是 是 terminated 和 一个
100
Ω
差别的 电阻.
79
80
OR+
或者-
输出 的 范围 输出. 一个 差别的 高 在 这些 管脚
indicates 那 这 差别的 输入 是 输出 的 范围 (外部 这
范围
±
325 mV 或者
±
435 mV 作 定义 用 这 FSR 管脚).
82
81
DCLK+
dclk-
差别的 时钟 输出 使用 至 获得 这 输出 数据.
Delayed 和 非-delayed 数据 输出 是 有提供的
同步的 至 这个 信号. 这个 信号 是 在 1/2 这 输入 时钟
比率 在 SDR 模式 和 在 1/4 这 输入 时钟 比率 在 这 DDR
模式.
2, 5, 8,
13, 16,
17, 20,
25, 28,
33, 128
V
一个
相似物 电源 供应 管脚. 绕过 这些 管脚 至 地面.
ADC08D500
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