管脚 描述
CCLK 这 时钟 应用 至 这个 输入 控制 这 su-
cessive approximation 转换 时间 间隔
和 这 acquisition 时间. 这 上升 和 下降 时间
的 这 时钟 edges 应当 不 超过 1 µs.
SCLK 这个 是 这 串行 数据 时钟 输入. 这 时钟
应用 至 这个 输入 控制 这 比率 在 这个
这 串行 数据 exchange occurs. 这 rising
边缘 负载 这 信息 在 这 DI 管脚 在
这 多路调制器 地址 和 模式 选择 变换
寄存器. 这个 地址 控制 这个 频道
的 这 相似物 输入 多路调制器 (mux) 是 se-
lected 和 这 模式 的 运作 为 这 一个/d.
和 CS 低, 这 下落 边缘 的 SCLK shifts
这 数据 结果 从 这 previous 模数转换器 con-
版本 输出 在 做, 和 这 例外 的 这
第一 位 的 数据. 当 CS 是 低 continuously,
这 第一 位 的 这 数据 是 clocked 输出 在 这 ris-
ing 边缘 的 EOC (终止 的 转换). 当
CS 是 toggled, 这 下落 边缘 的 CS 总是
clocks 输出 这 第一 位 的 数据. CS 应当 是
brought 低 当 SCLK 是 低. 这 上升 和
下降 时间 的 这 时钟 edges 应当 不 超过
1 µs.
DI 这个 是 这 串行 数据 输入 管脚. 这 数据 ap-
plied 至 这个 管脚 是 shifted 用 这 rising 边缘 的
SCLK 在 这 多路调制器 地址 和 模式
选择 寄存器.
表格 2
通过
表格 4
显示
这 分派 的 这 多路调制器 地址 和
这 模式 选择 数据.
做 这 数据 输出 管脚. 这个 管脚 是 一个 起作用的 推/
拉 输出 当 CS 是 低. 当 CS 是 高,
这个 输出 是 触发-状态. 这 一个/d 转换
结果 (db0–db12) 和 转换器 状态 数据
是 clocked 输出 用 这 下落 边缘 的 SCLK 在
这个 管脚. 这 文字 长度 和 format 的 这个 re-
sult 能 相异 (看
表格 1
). 这 文字 长度
和 format 是 控制 用 这 数据 shifted
在 这 多路调制器 地址 和 模式 选择
寄存器 (看
表格 4
).
EOC 这个 管脚 是 一个 起作用的 推/拉 输出 和 indi-
cates 这 状态 的 这 adc12130/2/8. 当
低, 它 信号 那 这 一个/d 是 busy 和 一个 con-
版本, 自动-校准, 自动-零 或者 电源
向下 循环. 这 rising 边缘 的 EOC 信号
这 终止 的 一个 的 这些 循环.
CS
这个 是 这 碎片 选择 管脚. 当 一个 逻辑 低 是
应用 至 这个 管脚, 这 rising 边缘 的 SCLK
shifts 这 数据 在 DI 在 这 地址 寄存器.
这个 低 也 brings 做 输出 的 触发-状态.
和 CS 低, 这 下落 边缘 的 SCLK shifts
这 数据 结果 从 这 previous 模数转换器 con-
版本 输出 在 做, 和 这 例外 的 这
第一 位 的 数据. 当 CS 是 低 continuously,
这 第一 位 的 这 数据 是 clocked 输出 在 这 ris-
ing 边缘 的 EOC (终止 的 转换). 当
CS 是 toggled, 这 下落 边缘 的 CS 总是
clocks 输出 这 第一 位 的 数据. CS 应当 是
brought 低 当 SCLK 是 低. 这 下落
边缘 的 CS resets 一个 转换 在 progress
和 开始 这 sequence 为 一个 新 转换.
当 CS 是 brought 后面的 低 在 一个 变换器-
sion, 那 转换 是 prematurely termi-
nated. 这 数据 在 这 输出 latches 将 是
corrupted. 因此, 当 CS 是 brought 后面的
低 在 一个 转换 在 progress 这 数据
输出 在 那 时间 应当 是 ignored. CS 将
也 是 left continuously 低. 在 这个 情况 它 是
imperative 那 这 准确无误的 号码 的 SCLK
脉冲 是 应用 至 这 模数转换器 在 顺序 至 re-
主要的 同步的. 之后 这 模数转换器 供应
电源 是 应用 它 expects 至 看 13 时钟
脉冲 为 各自 i/o sequence. 这 号码 的
时钟 脉冲 这 模数转换器 expects 是 这 一样 作
这 数字的 输出 文字 长度. 这个 文字 长度
能 是 修改 用 这 数据 shifted 在 在 这
做 管脚.
表格 4
详细信息 这 数据 必需的.
DOR
这个 是 这 数据 输出 准备好 管脚. 这个 管脚 是 一个
起作用的 推/拉 输出. 它 是 低 当 这 con-
版本 结果 是 正在 shifted 输出 和 变得
高 至 信号 那 所有 这 数据 有 被 shifted
输出.
CONV
一个 逻辑 低 是 必需的 在 这个 管脚 至 程序
任何 模式 或者 改变 这 ADC’s 配置
作 列表 在 这 模式 程序编制 表格
(
表格 4
) 此类 作 12-位 转换, 自动 cal,
自动 零 等 当 这个 管脚 是 高 这 模数转换器 是
放置 在 这 读 数据 仅有的 模式. 当 在 这
读 数据 仅有的 模式, bringing CS 低 和
pulsing SCLK 将 仅有的 时钟 输出 在 做 任何
数据 贮存 在 这 ADCs 输出 变换 寄存器.
这 数据 在 DI 将 是 neglected. 一个 新 con-
版本 将 不 是 started 和 这 模数转换器 将 re-
主要的 在 这 模式 和/或者 配置 previ-
ously 编写程序. 读 数据 仅有的 不能 是
执行 当 一个 转换, 自动-cal 或者
自动-零 是 在 progress.
PD 这个 是 这 电源 向下 管脚. 当 PD 是 高
这 一个/d 是 powered 向下; 当 PD 是 低 这
一个/d 是 powered 向上. 这 一个/d takes 一个 最大
的 700 µs 至 电源 向上 之后 这 command 是
给.
CH0–CH7 这些 是 这 相似物 输入 的 这 mux. 一个
频道 输入 是 选择 用 这 地址 infor-
mation 在 这 DI 管脚, 这个 是 承载 在 这 ris-
ing 边缘 的 SCLK 在 这 地址 寄存器
(看
表格 2
和
表格 3
).
这 电压 应用 至 这些 输入 应当 不
超过 V
一个
+ 或者 go 在下 地. Exceeding 这个
范围 在 一个 unselected 频道 将 corrupt
这 读 的 一个 选择 频道.
COM 这个 管脚 是 另一 相似物 输入 管脚. 它 是 使用
作 一个 pseudo 地面 当 这 相似物 multi-
plexer 是 单独的-结束.
muxout1,
MUXOUT2
这些 是 这 多路调制器 输出
管脚.
一个/din1,
一个/din2
这些 是 这 转换器 输入 管脚. MUXOUT1
是 通常地 系 至 一个/din1. MUXOUT2 是 通常地
系 至 一个/din2. 如果 外部 电路系统 是 放置 是-
tween MUXOUT1 和 一个/din1, 或者 MUXOUT2
和 一个/din2 它 将 是 需要 至 保护
这些 管脚. 这 电压 在 这些 管脚 应当
不 超过 V
一个
+
或者 go 在下 AGND (看
图示
5
).
V
REF
+ 这个 是 这 积极的 相似物 电压 涉及
输入. 在 顺序 至 维持 精度, 这 volt-
age 范围 的 V
REF
(v
REF
=V
REF
+−V
REF
−) 是
adc12130/adc12132/adc12138
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