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资料编号:96916
 
资料名称:ADS7871IDB
 
文件大小: 431.95K
   
说明
 
介绍:
14-BIT, 48-KSPS, DATA ACQUISITION SYSTEM WITH ANALOG-TO-DIGITAL CONVERTER, MUX, PGA, AND REFERENCE
 
 


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slas370c −april 2002 − 修订 october 2004
www.德州仪器.com
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管脚 assignments
ssop-28 包装
(顶 视图)
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LN0
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重置
上升/下降
i/o0
i/o1
i/o2
i/o3
bufout/refin
BUFIN
VREF
V
DD
CS
DOUT
DIN
SCLK
CCLK
osc 使能
BUSY
转变
终端 功能
终端
非. 名字
i/o 描述
1−8 LN0−LN7 AI mux 输入 线条 0−7
9 重置 DI 主控 重置, zeros 所有 寄存器
10 上升/下降 DI sets 这 起作用的 边缘 为 sclk. 0 sets sclk 起作用的 在 下落 边缘. 1 sets sclk 起作用的 在 rising 边缘.
11−14 i/o0−i/o3 DIO 数字的 输入 或者 输出 信号
15 连接 至 地面. (这个 管脚 是 grounded 内部 在 这 ads7871. 它 有 一个 弱 pulldown 在 这
ads7870).
16 转变 DI 0 至 1 转变 开始 一个 转换 循环.
17 BUSY 1 indicates 转换器 是 busy
18 osc 使能 DI 0 sets cclk 作 一个 输入, 1 sets cclk 作 一个 输出 和 转变 这 振荡器 在.
19 CCLK DIO 如果 osc 使能 = 1, 然后 这 内部的 振荡器 是 输出 至 这个 管脚. 如果 osc 使能 = 0, 然后 这个是 这 输入
管脚 为 一个 外部 转换 时钟.
20 SCLK DI 串行数据 输入/输出 转移 时钟. 起作用的 边缘 设置 用 这 上升/下降管脚. 如果 上升/下降是 低, sclk 是
起作用的 在这 下落 边缘.
21 DIN DIO 串行 数据 输入. 在 这 3-线 模式, 这个 管脚 是 使用 为 串行 数据 输入. 在 这 2-wire mode, 串行 数据
输出 呈现 在 这个 管脚 作 好 作 这 dout 管脚.
22 DOUT 串行 数据 输出. 这个 管脚 是 驱动 当 cs是 低 和 是 高 阻抗 当 cs是 高. 这个 管脚
behaves这 一样 在 两个都 3-线 和 2-线 模式.
23 CS DI 碎片选择. 当 cs 是 低, 这 串行 接口 是 使能. 当 cs是 高, 这 串行 接口 是 无能,
这 dout 管脚 是 高 阻抗, 和 这 din 管脚 是 一个 输入. 这 cs管脚 仅有的 affects 这 运作 的 这
串行 接口. 它 做 不 直接地 使能/使不能运转 这 运作 的 这 信号 转换 处理.
24 V
DD
电源 供应 电压, 2.7 v 至 5.5 v
25 电源 供应 地面
26 VREF AO 2.048-/2.5-v 在-碎片 电压 涉及
27 BUFIN AI 输入 至 涉及 缓存区 放大器
28 bufout/refin AIO 输出 从 涉及 缓存区 放大器 和 涉及 输入 至 模数转换器
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