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资料编号:969815
 
资料名称:AT17C128-10PI
 
文件大小: 149K
   
说明
 
介绍:
FPGA Configuration E2PROM
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
at17 序列
9
交流 特性
V
CC
= 3.3v
±
10%
注释: 1. 初步的 规格 为 军队 运行 范围 仅有的.
2. 交流 测试 含铅的 = 50 pf.
3. float 延迟 是 量过的 和 5 pf 交流 负载. 转变 是 量过的
±
200 mv afrom 稳步的 状态 起作用的 水平.
4. 在 cascade f
最大值
= 8 mhz.
标识 描述
商业的 工业的/军队
单位最小值 最大值 最小值 最大值
T
OE
(2)
OE至 数据 延迟 40 45 ns
T
CE
(2)
CE至 数据 延迟 60 60 ns
T
CAC
(2)
clk 至 数据 延迟 75 80 ns
T
OH
(2)
数据 支撑 从 ce, oe, 或者 clk 0 0 ns
T
DF
(3)
CE或者 oe至 数据 float 延迟 55 55 ns
T
LC
clk 低 时间 25 25 ns
T
HC
clk 高 时间 25 25 ns
T
SCE
CE建制 时间 至 clk (至 保证 恰当的 counting) 35 60 ns
T
HCE
CE支撑 时间 至 clk (至 保证 恰当的 counting) 0 0 ns
T
HOE
OE高 时间 (guarantees 计数器 是 重置) 25 25 ns
F
最大值
(4)
最大值 输入 时钟 频率 10 8 10 MHz
交流 特性 当 cascading
V
CC
= 3.3v
±
10%
标识 描述
商业的 工业的/军队
单位
最小值 最大值 最小值 最大值
T
CDF
(3)
clk 至 数据 float 延迟 60 60 ns
T
OCK
(2)
clk 至 ceo 延迟 55 60 ns
T
OCE
(2)
ce 至 ceo延迟 55 60 ns
T
OOE
(2)
重置/oe至 ceo 延迟 40 45 ns
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