at17 序列
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controlling 这 at17 序列 串行 eeproms
大多数 连接 在 这 fpga 设备 和 这 串行
可擦可编程只读存储器 是 简单的 和 自-explanatory.
• 这 数据 输出 的 这 at17 序列 驱动 din 的 这
fpga 设备.
• 这 主控 fpga cclk 输出 驱动 这 clk 输入 的
这 at17 序列.
•the ceo
输出 的 任何 at17c/lv128/256 驱动 这 ce
输入 的 这 next at17c/lv128/256 在 一个 cascade chain 的
proms.
•ser_en
必须 是 连接 至 v
CC
.
那里 是, 不管怎样, 二 不同的 方法 至 使用 这 输入
CE
和 oe, 作 显示 在 这 交流 特性 波-
形式.
情况 1
这 simplest 连接 是 至 有 这 fpga d/p输出
驱动 两个都 ce
和 重置/oe 在 并行的 (图示 1). 预定的 至
它的 simplicity, 不管怎样, 这个 方法 将 失败 如果 这 fpga
receives 一个 外部 重置 情况 在 这 configura-
tion 循环. 如果 一个 系统 重置 是 应用 至 这 fpga, 它 将
abort 这 原来的 配置 和 然后 重置 它自己 为 一个
新 配置, 作 将. 的 航线, 这 at17 序列
做 不 看 这 外部 重置 信号 和 将 不 重置 它的
内部的 地址 counters 和, consequently, 将 仍然是
输出 的 同步 和 这 fpga 为 这 remainder 的 这 configu-
限定 循环.
情况 2
这 fpga d/p输出 驱动 仅有的 这 ce 输入 的 这 at17
序列, 当 它的 oe
输入 是 驱动 用 这 倒置 的 这
输入 至 这 fpga 重置
输入 管脚. 这个 连接 工作
下面 所有 正常的 circumstances, 甚至 当 这 用户 aborts
一个 配置 在之前 d/p
有 gone 高. 一个 高 水平的 在
这 重置/oe
输入 至 这 at17c/lvxxx – 在 fpga
重置 – clears 这 configurator's 内部的 地址 pointer,
所以 那 这 reconfiguration 开始 在 这 beginning. 这
at17 序列 做 不 需要 一个 反相器 自从 这 重置
极性 是 可编程序的.
块 图解
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