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AT89S51
2487b–micro–12/03
管脚 描述
VCC
供应 电压 (所有 包装 除了 42-pdip).
地
地面 (所有 包装 除了 42-pdip; 为 42-pdip 地 connects 仅有的 这 逻辑 核心 和 这
embedded 程序 记忆).
VDD
供应 电压 为 这 42-pdip 这个 connects 仅有的 这 逻辑 核心 和 这 embedded 程序
记忆.
PWRVDD
供应 电压 为 这 42-pdip 这个 connects 仅有的 这 i/o 垫子 驱动器. 这 应用
板
必须
连接 两个都 vdd 和 pwrvdd 至 这 板 供应 电压.
PWRGND
地面 为 这 42-pdip 这个 connects 仅有的 这 i/o 垫子 驱动器. pwrgnd 和 地 是
weakly 连接 通过 这 一般 硅 基质, 但是 不 通过 任何 metal link. 这
应用 板
必须
连接 两个都 地 和 pwrgnd 至 这 板 地面.
Port0
端口 0 是 一个 8-位 打开 流 bi-directional i/o 端口. 作 一个 输出 port, 各自 管脚 能 下沉 第八
ttl 输入. 当 1s 是 写 至 端口 0 管脚, 这 管脚 能 是 使用 作 高-阻抗
输入.
端口 0 能 也 是 配置 至 是 这 多路复用 低-顺序 地址/数据 总线 在
accesses 至 外部 程序 和 数据 记忆. 在 这个 模式, p0 有 内部的 拉-ups.
端口 0 也 receives 这 代号 字节 在 flash 程序编制 和 输出 这 代号 字节
在 程序 verification.
外部 拉-ups 是 必需的 在 程序 verification
.
Port1
端口 1 是 一个 8-位 bi-directional i/o 端口 和 内部的 拉-ups. 这 端口 1 输出 缓存区 能
下沉/源 四 ttl 输入. 当 1s 是 写 至 端口 1 管脚, 它们 是 牵引的 高 用 这
内部的 拉-ups 和 能 是 使用 作 输入. 作 输入, 端口 1 管脚 那 是 externally 正在
牵引的 低 将 源 电流 (i
IL
) 因为 的 这 内部的 拉-ups.
端口 1 也 receives 这 低-顺序 地址 字节 在 flash 程序编制 和 verification.
Port2
端口 2 是 一个 8-位 bi-directional i/o 端口 和 内部的 拉-ups. 这 端口 2 输出 缓存区 能
下沉/源 四 ttl 输入. 当 1s 是 写 至 端口 2 管脚, 它们 是 牵引的 高 用 这
内部的 拉-ups 和 能 是 使用 作 输入. 作 输入, 端口 2 管脚 那 是 externally 正在
牵引的 低 将 源 电流 (i
IL
) 因为 的 这 内部的 拉-ups.
端口 2 emits 这 高-顺序 地址 字节 during fetches 从 外部 程序 记忆 和
在 accesses 至 外部 数据 记忆 那 使用 16-位 地址 (movx @ dptr). 在 这个
应用, 端口 2 使用 强 内部的 拉-ups 当 发出 1s. 在 accesses 至 外部
数据 记忆 那 使用 8-位 地址 (movx @ ri), 端口 2 emits 这 内容 的 这 p2 spe-
cial 函数 寄存器.
端口 2 也 receives 这 高-顺序 地址 位 和 一些 控制 信号 在 flash pro-
gramming 和 verification.
端口 管脚 alternate 功能
p1.5 mosi (使用 为 在-系统 程序编制)
p1.6 miso (使用 为 在-系统 程序编制)
p1.7 sck (使用 为 在-系统 程序编制)
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