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所有 intersil 半导体 产品 是 制造的, 聚集 和 测试 下面
ISO9000
质量 系统 certification.
intersil 产品 是 出售 用 描述 仅有的. intersil 公司 reserves 这 正确的 至 制造 改变 在 电路 设计 和/或者 specifications 在 任何 时间 没有
注意. accordingly, 这 reader 是 cautioned 至 核实 那 数据 薄板 是 电流 在之前 放置 顺序. 信息 陈设 用 intersil 是 相信 至 是 精确
和 可依靠的. 不管怎样, 非 责任 是 assumed 用 intersil 或者 它的 附属机构 为 它的 使用; 也不 为 任何 infringements 的 专利权 或者 其它 权利 的 第三 部 这个
将 结果 从 它的 使用. 非 执照 是 准予 用 牵涉 或者 否则 下面 任何 专利权 或者 专利权 权利 的 intersil 或者 它的 附属机构.
为 信息 关于 intersil 公司 和 它的 产品, 看 网 站点
http://www.intersil.com
cd4067bms, cd4097bms
碎片 维度 和 垫子 layouts
CD4067BMSH CD4097BMSH
维度 在 parentheses 是 在 毫米
和 是 获得 从 这 基本 inch 维度
作 表明. grid graduations 是 在 毫英寸 (10
-3
inch)
特定的 仔细考虑
在 产品 在哪里 独立的 电源 来源 是 使用 至
驱动 vdd 和 这 信号 输入, 这 vdd 电流 能力
应当 超过 vdd/rl (rl = 有效的 外部 加载). 这个
provision 避免 永久的 电流 flow 或者 clamp action 在
这 vdd 供应 当 电源 是 应用 或者 移除 从 这
cd4067bms 或者 cd4097bms.
当 切换 从 一个 地址 至 另一, 一些 的 这
在 时期 的 这 途径 的 这 multiplexers 将 overlap
短促地, 这个 将 是 objectionable 在 确实 applica-
tions. 也 当 一个 频道 是 转变 在 或者 止 用 一个 地址
输入, 那里 是 一个 momentary 传导性的 path 从 这 chan-
nel 至 vss, 这个 将 丢弃 一些 承担 从 任何 电容
连接 至 这 输入 或者 输出 的 这 频道. 这 inhibit
输入 turning 在 一个 频道 将 similarly 丢弃 一些 承担
至 vss.
这 数量 的 承担 dumped 是 mostly 一个 函数 的 这
信号 水平的 在之上 vss. 典型地, 在 vdd - vss = 10v, 一个
100pf 电容 连接 至 这 输入 或者 输出 的 这
频道 将 lose 3 至 4% 的 它的 电压 在 这 moment 这
频道 转变 在 或者 止. 这个 丧失 的 电压 是 essentially
独立 的 这 地址 或者 inhibit 信号 转变 时间, 如果
这 转变 时间 是 较少 比 1 - 2
µ
s. 当 这 inhibit sig-
nal 转变 一个 频道 止, 那里 是 非 承担 dumping 至 vss.
相当, 那里 是 一个 slight 上升 在 这 频道 电压 水平的
(65mv 典型值.) 预定的 至 电容的 连接 从 inhibit 输入 至
频道 输入 或者 输出. 地址 输入 也 couple 一些
电压 步伐 面向 这 频道 信号 水平.
在 确实 产品, 这 外部 加载 电阻 电流 将
包含 两个都 vdd 和 信号-线条 组件. 至 避免
绘画 vdd 电流 当 转变 电流 flows 在 这
传递 门 输入, 这 电压 漏出 横过 这 bidi-
rectional 转变 必须 不 超过 0.8 volt (计算 从
ron 值 显示 在 电的 特性
chart - 表格 1). 非 vdd 电流 将 flow 通过 rl 如果 这
转变 电流 flows 在 终端 1 在 这 cd4067bms, ter-
minals 1 和 17 在 这 cd4097bms.
敷金属:
厚度: 11k
Å
−
14k
Å, al.
passivation:
10.4kÅ - 15.6k
Å
, silane
bond 焊盘:
0.004 英寸 x 0.004 英寸 最小值
消逝 厚度:
0.0198 英寸 - 0.0218 英寸
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