带宽 曲线, labeled "bw", correspond 至 这 二
(固体的) "r
f
" 曲线. 这些 结果 将 deviate 从 那
生产 用 这 分析 的 oa-13 自从 这些 plots
是 生产 从 一个 真实的 板 布局 那 包含
parasitic capacitances 不 accounted 为 用 这 分析
的 oa-13. 它 应当 是 指出 那 一个 非-反相的 增益 的
+1v/v 需要 一个 r
f
=1k
Ω
和 这 输出 电压 使用
为 两个都 plots 是 2v
pp
.
在 顺序 至 bandlimit 这 clc412 在 任何 particular 增益
设置, 一个 大 值 的 r
f
(比 先前 推荐
在 这 plots 在之上) 是 需要. 下列的 这 分析 在
oa-13, 我们 find 这 clc412’s "最佳的 反馈
transimpedance", z
t
*, 在下.
这 "最佳的 反馈 transimpedance" 是 唯一的 为
各自 电流-反馈 运算 放大 和 确定 这
推荐 值 的 r
f
为 一个 particular 增益 设置.
绘画 一个 horizontal 线条 在 这 “open-循环
transimpedance, z(s)” plot 从 57.5db (在 这 left
vertical axis), 我们 find 这 intersection 和 这
transimpedance 巨大 查出 occurs 在 一个 频率
的 180mhz. 这个 频率 是
仅有的 一个 approximation
的
这 clc412’s 小-信号 带宽. 从 这个
intersection, 一个 能 看 那 一个 增加 在 z
t
将
生产 一个 新 intersection occurring 在 一个 更小的 频率.
这个 是 这 处理 至 follow 当 bandlimiting. once 这
目标 小-信号 带宽 是 决定, 这 新
值 的 z
t
是 picked 止 这 图表 在 这 要点 在哪里 这
这个 频率 和 这 transimpedance 巨大 查出
intersect. 一个 能 然后 后面的 追踪 至 图示 这 值 的
这 反馈 电阻, r
f
=Z
t
-r
在
(1+r
f
/r
g
). 这个 新 值
的 r
f
将 生产 这 desired 频率 滚动-止.
电路 布局
和 所有 高-频率 设备, 板 layouts 和 偏离
capacitances 有 一个 强 影响 在 交流
效能. 这 clc412 是 非 例外 和 它的 输入
和 输出 管脚 是 特别 敏感的 至 这 连接
的 parasitic capacitances (至 交流 地面) 产生 从
查出 或者 焊盘 放置 too closely (<0.1") 至 电源 或者
地面 平面. 在 一些 具体情况, 预定的 至 这 频率
回馈 peaking 造成 用 这些 parasitics, 一个 小
调整 的 这 反馈 电阻 值 将 提供 至
compensate 这 频率 回馈. 也, 它 是 非常
重要的 至 保持 这 parasitic 电容 横过 这
反馈 电阻 至 一个 绝对 最小.
这 效能 plots 在 这 数据 薄板 能 是
reproduced 使用 这 evaluation boards 有 从
comlinear. 那里 是 二 类型 的 boards; 这 插件
(#730038) 和 soic (#730036). 这 #730036 板
使用 所有 smt 部分 为 这 evaluation 的 这 clc412 在 它的
表面 挂载 包装. 也 的 这些 layouts 能
assist 这 设计者 在 获得 这 desired 效能.
在 增加, 这 boards 能 提供 作 一个 例子 布局
为 这 最终 生产 打印 电路 板.
小心 必须 也 是 带去 和 这 clc412's 布局 在
顺序 至 达到 这 最好的 电路 效能, 特别
频道-至-频道 分开. 这 解耦 电容
(两个都 tantalum 和 陶瓷的) 必须 是 选择 和 好的
高 频率 特性 至 分离 这 电源
供应 和 这 物理的 placement 的 这 clc412’s
外部 组件 是 核心的. grouping 各自 放大器’s
外部 组件 和 它们的 自己的 地面 连接
和 separating 它们 从 这 外部 组件 的
这 opposing 频道 和 这 最大 可能 距离
是 推荐. 这 输入 (r
在
) 和 增益-设置 电阻器
(r
g
) 是 这 大多数 核心的. 它 是 也 推荐 那 这
陶瓷的 解耦 电容 (0.1
µ
f 碎片 或者 放射状的-含铅的
和 低 等效串联电阻) 应当 是 放置 作 closely 至 这 电源
管脚 作 可能.
包装 parasitics
在 增加 至 这 parasitic capacitances 产生 从 这
板 布局, 各自 的 这 clc412's 包装 有 它的
自己的 典型的 设置 的 parasitic capacitances 和
inductances 造成 频率 回馈 变化 从
包装 至 包装 作 显示 在 这 plot 在下 labeled
"频率 回馈 vs. 包装 类型". 预定的 至 它的
更 小 大小, 这 clc412aje (8-管脚 soic) 显示
这 least 数量 的 peaking.
相一致 效能
和 恰当的 板 布局, 这 交流 效能 相一致
在 这 二 clc412’s 放大器 能 是 tightly
ZRR
R
R
LOG dB
t
f
在
f
g
∗
=+ +
=+ +
=
()
=
1
634 60 1
634
634
754
20 754 57 5
Ω
.
½CLC412
½CLC412
V
在
V
输出
634
Ω
314
Ω
634
Ω
25
Ω
59
Ω
50
Ω
50
Ω
50
Ω
50
Ω
634
Ω
+
+
-
-
图示 3
http://www.国家的.com
6
: 点此下载
