CY28405
文档 #: 38-07512 rev. *b 页 3 的 19
模式 选择
这 硬件 strapping 模式 输入 管脚 能 是 使用 至 选择
这 符合实际 的 这 reset#/pd# 管脚. 这 default (内部的
拉 向上) 配置 是 为 th是 管脚 至 函数 作 一个 reset#
看门狗 输出. 当 牵引的 低 在 设备 电源-向上,
这 reset#/pd# 管脚 将 是 configured 至 函数 作 一个 电源
向下 输入 管脚.
频率 选择 管脚
host 时钟 频率 选择 是 达到 用 应用 这
适合的 逻辑 水平 至 fs_一个 通过 fs_e 输入 较早的 至
vtt_pwrgd# assertion (作 seen用 这 时钟 synthesizer).
在之上 vtt_pwrgd# 正在 抽样 低 用 这 时钟 碎片
(表明 处理器 vtt 电压 是 稳固的), 这 时钟 碎片
样本 这 fs_一个 通过 fs_e 输入 值. 为 所有 逻辑
水平 的 fs_一个 通过 fs_e, vtt_pwrgd# 雇用 一个
一个-shot 符合实际 在 那 once 一个 有效的 低 在
vtt_pwrgd# 有 被 抽样, 所有 更远 vtt_pwrgd#
和 fs_一个 通过 fs_e transitions 将 是 ignored.
表格 1. 频率 选择 表格
输入 情况 输出 频率
vco freq.
pll 齿轮
Constants
(g)
fs_e fs_d fs_c fs_b fs_一个
CPU 3V66 PCIfsel_4 fsel_3 fsel_2 fsel_1 fsel_0
0 0 0 0 0 100.7 67.1 33.6 805.6 24004009.32
0 0 0 0 1 100.2 66.8 33.4 801.6 24004009.32
0 0 0 1 0 108.0 72.0 36.0 864.0 24004009.32
0 0 0 1 1 101.2 67.5 33.7 809.6 24004009.32
0 0 1 0 0 保留 保留 保留 保留 保留
0 0 1 0 1 保留 保留 保留 保留 保留
0 0 1 1 0 保留 保留 保留 保留 保留
0 0 1 1 1 保留 保留 保留 保留 保留
0 1 0 0 0 125.7 62.9 31.4 754.2 32005345.76
0 1 0 0 1 130.3 65.1 32.6 781.6 32005345.76
0 1 0 1 0 133.6 66.8 33.4 801.6 32005345.76
0 1 0 1 1 134.2 67.1 33.6 805.2 32005345.76
0 1 1 0 0 134.5 67.3 33.6 807.0 32005345.76
0 1 1 0 1 148.0 74.0 37.0 888.0 32005345.76
0 1 1 1 0 保留 保留 保留 保留 保留
0 1 1 1 1 保留 保留 保留 保留 保留
1 0 0 0 0 保留 保留 保留 保留 保留
1 0 0 0 1 保留 保留 保留 保留 保留
1 0 0 1 0 167.4 55.8 27.9 669.6 48008018.65
1 0 0 1 1 170.0 56.7 28.3 680.0 48008018.65
1 0 1 0 0 175.0 58.3 29.2 700.0 48008018.65
1 0 1 0 1 180.0 60.0 30.0 720.0 48008018.65
1 0 1 1 0 185.0 61.7 30.8 740.0 48008018.65
1 0 1 1 1 190.0 63.3 31.7 760.0 48008018.65
1 1 0 0 0 100.9 67.3 33.6 807.2 24004009.32
1 1 0 0 1 133.9 67.0 33.5 803.4 32005345.76
1 1 0 1 0 200.9 67.0 33.5 803.6 48008018.65
1 1 0 1 1 保留 保留 保留 保留 保留
1 1 1 0 0 100.0 66.7 33.3 800.0 24004009.32
1 1 1 0 1 133.3 66.7 33.3 800.0 32005345.76
1 1 1 1 0 200.0 66.7 33.3 800.0 48008018.65
1 1 1 1 1 保留 保留 保留 保留 保留
: 点此下载
