CY28RS480
文档 #: 38-07638 rev. *c 页 8 的 15
clk_req[0:1]# 描述
这 clkreq#[1:0] 信号 是起作用的 低 输入 使用 为 clean
stopping 和 开始 选择 src 输出. 这 输出
控制 用 clkreq#[1:0] 是 决定 用 这 settings 在
寄存器 字节 4 和 5. 这 clkreq# 信号 是 一个 debounced
信号 在 那 它的 状态 必须 仍然是 不变 在 二
consecutive rising edges 的 difc 至 是 公认的 作 一个 有效的
assertion 或者 deassertion. (这 assertion 和 deassertion 的
这个 信号 是 absolutely 异步的.)
clk_req[0:1]# deassertion [low 至 高 transition]
这 impact 的 deasserting 这clkreq#[1:0] 管脚 是 所有 dif
输出 那 是 设置 在 这 control 寄存器 至 stoppable 通过
assertion 的 clkreq#[1:0] 是 至 是 stopped 之后 它们的 next
转变. 当 这 控制 register clkreq# 驱动 模式 位
是 编写程序 至 ‘0’, 这 最终 状态 的 所有 stopped src 信号
是 srct 时钟 = 高 和 srcc = 低. 那里 是 至 是 非
改变 至 这 输出 驱动 电流 值, srct 将 是 驱动
高 和 一个 电流 值 equal 6 x iref,. 当 这 控制
寄存器 clkreq# 驱动 模式 位 是 编写程序 至 ‘1’, 这
最终 状态 的 所有 stopped dif 信号 是 低, 两个都 srct 时钟
和 srcc 时钟 输出 将 不 是 驱动.
clk_req[0:1]# assertion [high 至 低 transition]
所有 差别的 输出 那 是 stopped 是 至 重新开始 正常的
运作 在 一个 glitch 自由 manner. 这 最大 latency 从
这 assertion 至 起作用的 输出 是 在 2–6 src 时钟
时期 (2 clocks 是 显示) 和 所有 src 输出 resuming
同时发生地. 如果 这 clkreq# 驱动 模式 位 是
编写程序 至 ‘1’ 三-状态), 这 所有 stopped src 输出
必须 是 驱动 高 在里面 10ns 的 clkreq#[1:0] assertion
至 一个 电压 更好 比 200 mv.
图示 3. clk_req#[0:1] assertion/deassertion 波形
srct(stoppable)
srct(stoppable)
srcc(自由 运动)
srct(自由 运动)
CLKREQ#X
: 点此下载
