ultra37000 cpld 家族
文档 #: 38-03007 rev. *d 页 7 的 64
jtag 和 pci standards
pci 遵从
5v 运作 的 这 ultra37000是 全部地 一致的 和 这 pci
local 总线 规格 发行 用 这 pci 特定的 interest
组. 这 3.3v 产品 满足 所有 pci (所需的)东西 除了
为 这 输出 3.3v clamp, 这个是 在 直接 conflict 和 5v
容忍. 这 ultra37000 家族’s 简单的 和 predictable
定时 模型 确保 遵从 和 这 pci 交流 specifica-
tions 独立 的 这 设计.
ieee 1149.1-竞赛liant jtag
这 ultra37000 家族 有 一个 ieee 1149.1 jtag 接口 为
两个都 boundary scan 和 isr.
boundary scan
这 ultra37000 家族 支持 绕过, 样本/preload,
extest, idcode, 和 usercode boundary scan 说明. 这
jtag 接口 是 显示 在
图示 6
.
在-系统 reprogramming (isr)
在-系统 reprogramming 是 这 结合体 的 这 能力
至 程序 或者 reprogram 一个 设备 在-板, 和 这 能力 至
支持 设计 changes 没有 changing 这 系统 定时
或者 设备 引脚. 这个 结合体 意思 设计 改变
在 debug 或者 地方 升级 做 不 导致 板 respins.
这 ultra37000 家族 实现 isr 用 供应 一个 jtag
一致的 接口 为 在-board 程序编制, 强健的 routing
resources 为 引脚 flexibility, 和 一个 简单的 定时 模型 为
consistent 系统 效能.
开发 软件 支持
Warp
warp 是 一个 状态-的-这-艺术 compiler 和 完全 cpld 设计
tool. 为 设计 entry, warp 提供 一个 ieee-标准-1076/1164
vhdl text editor, 一个 ieee-标准-1364 verilog text editor, 和 一个
graphical finite 状态 机器editor. 它 提供 优化
综合 和 fitting 用 replacing 基本 电路 和 ones
前-优化 为 这 目标 设备, 用 implementing 逻辑 在
unused 记忆 和 用 perfect 交流 在 fitting
和 综合. 至 facilitate 设计 和 debugging, warp
提供 graphical 定时 simulation 和 分析.
Warp
专业的
™
Warp
专业的 包含 一些 额外的 特性. 它
提供 一个 extra 方法 的设计 entry 和 它的 graphical
块 图解 editor. 它 准许 向上 至 5 ms 定时 simulation
instead 的 仅有的 2 ms. 它 准许comparison 的 波形 在之前
和 之后 设计 改变.
Warp
Enterprise
™
Warp
enterprise 提供 甚至 更多 特性. 它 提供
unlimited 定时 simulation 和 源-水平的 behavioral
simulation 作 好 作 一个 debugger. 它 有 这 能力 至 发生
graphical hdl blocks 从 hdl text. 它 能 甚至 发生
testbenches.
Warp
是 有 为 pc 和 unix platforms. 一些 特性
是 不 有 在 这 unix 版本. 为 更远 信息
看 这
Warp
为 pc
, warp
为 unix,
Warp
专业的 和
Warp
enterprise 数据 薄板 在 cypress’s 网 站点
(www.cypress.com).
第三-群 软件
虽然
Warp
是 一个 完全 cpld 开发 tool 在 它的
自己的, 它 接口 和 nearly每 第三 群 eda tool. 所有
主要的 第三-群 软件 vendors 提供 支持 为 这
ultra37000 家族 的 设备. 谈及 至 这 第三-群 软件
数据 薄板 或者 联系 your local 销售 办公室 为 一个 列表 的
目前 supported 第三-群 vendors.
程序编制
那里 是 四 程序编制 选项 有 为 ultra37000
设备. 这 第一 方法 是 至 使用 一个 pc 和 这 37000
ultraisr 程序编制 缆索 和 软件. 和 这个 方法,
这 isr 管脚 的 这 ultra37000 设备 是 routed 至 一个
连接器 在 这 边缘 的 这 printed 电路 板. 这 37000
ultraisr 程序编制 缆索 是 然后 连接 在 这
并行的 端口 的 这 pc 和 这个 连接器. 一个 简单的 configu-
限定 文件 instructs 这 isr软件 的 这 程序编制
行动 至 是 执行在 各自 的 这 ultra37000 设备
在 这 系统. 这 isr 软件然后 automatically 完成
所有 的 这 需要 数据 manipulations 必需的 至 accomplish
这 程序编制, 读, verifying, 和 其它 isr 功能.
为 更多 信息 在 这 cypress isr 接口, 看 这
isr 程序编制 kit 数据 薄板 (cy3700i).
这 第二 方法 为 程序编制 ultra37000 设备 是 在
自动 测试 设备 (ate). 这个 是 accomplished 通过
一个 文件 创建 用 这 isr 软件. 审查 这 cypress 网站
为 这 最新的 isr 软件 下载 信息.
图示 5. 定时 模型 为 cy37128
图示 6. jtag 接口
combinatorial 信号
注册 信号
d,t,l O
时钟
输入
输入
输出
输出
t
S
= 3.5 ns
t
CO
= 4.5 ns
t
PD
= 6.5 ns
操作指南 寄存器
boundary scan
idcode
Usercode
isr prog.
绕过 reg.
数据 寄存器
JTAG
TAP
控制
TDO
TDI
TMS
TCK
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