rev. 一个
ad7470/ad7472
–
6
–
管脚 函数 描述
管脚
Mnemonic 函数
CS
碎片 选择. 起作用的 低 逻辑 输入 使用 在 conjunction 和
RD
至 进入 这 转换 结果. 这 转换
结果 是 放置 在 这 数据 总线 下列的 这 下落 边缘 的 两个都
CS
和
RD
.
CS
和
RD
是 两个都 连接 至
这 一样 和 门 在 这 输入 所以 这 信号 是 interchangeable.
CS
能 是 hardwired permanently 低.
RD
读 输入. 逻辑 输入 使用 在 conjunction 和
CS
至 进入 这 转换 结果. 这 转换 结果 是
放置 在 这 数据 总线 下列的 这 下落 边缘 的 两个都
CS
和
RD
.
CS
和
RD
是 两个都 连接 至 一样
和 门 在 这 输入 所以 这 信号 是 interchangeable.
CS
和
RD
能 是 hardwired permanently 低 在 这个
情况, 这 数据 总线 是 总是 起作用的 和 这 结果 的 这 新 转换 是 clocked 输出 slightly 在之前 至 这 busy
线条 going 低.
CONVST
转换 开始 输入. 逻辑 输入 使用 至 initiate 转换. 这 输入 追踪/支撑 放大器 变得 从 追踪
模式 至 支撑 模式 在 这 下落 边缘 的
CONVST
和 这 转换 处理 是 initiated 在 这个 要点. 这 con-
版本 输入 能 是 作 narrow 作 15 ns. 如果 这
CONVST
输入 是 保持 低 为 这 持续时间 的 转换 和 是
安静的 低 在 这 终止 的 转换, 这 部分 将 automatically enter 睡眠 模式. 如果 这 部分 enters 这个 睡眠 模式,
这 next rising 边缘 的
CONVST
wakes 向上 这 部分. wake-向上 时间 为 这 部分 是 典型地 1
µ
s.
clk 在 主控 时钟 输入. 这 时钟 源 为 这 转换 处理 是 应用 至 这个 管脚. 转换 时间 为 这
ad7472 takes 14 时钟 循环 当 转换 时间 为 这 ad7470 takes 12 时钟 循环. 这 频率 的 这个
主控 时钟 输入, 因此, 确定 这 转换 时间 和 achievable throughput 比率. 当 这 模数转换器 是
不 converting, 这 时钟-在 垫子 是 在 三-状态 和 因此 非 时钟 是 going 通过 这 部分.
BUSY busy 输出. 逻辑 输出 表明 这 状态 的 这 转换 处理. 这 busy 信号 变得 高 之后 这
下落 边缘 的
CONVST
和 stays 高 为 这 持续时间 的 转换. once 转换 是 完全 和 这 con-
版本 结果 是 在 这 输出 寄存器, 这 busy 线条 returns 低. 这 追踪/支撑 returns 至 追踪 模式 just 较早的
至 这 下落 边缘 的 busy 和 这 acquisition 时间 为 这 部分 begins 当 busy 变得 低. 如果 这
CONVST
输入 是 安静的 低 当 busy 变得 低, 这 部分 automatically enters 它的 睡眠 模式 在 这 下落 边缘 的 busy.
ref 在 涉及 输入. 一个 外部 涉及 必须 是 应用 至 这个 输入. 这 电压 范围 为 这 外部 涉及
是 2.5 v
±
1% 为 指定 效能.
AV
DD
相似物 供应 电压, +2.7 v 至 +5.25 v. 这个 是 这 仅有的 供应 电压 为 所有 相似物 电路系统 在 这 ad7470/
ad7472. 这 av
DD
和 dv
DD
电压 应当 ideally 是 在 这 一样 潜在的 和 必须 不 是 更多 比 0.3 v
apart 甚至 在 一个 瞬时 基准. 这个 供应 应当 是 decoupled 至 agnd.
DV
DD
数字的 供应 电压, +2.7 v 至 +5.25 v. 这个 是 这 供应 电压 为 所有 数字的 电路系统 在 这 ad7470/
ad7472 apart 从 这 输出 驱动器. 这 dv
DD
和 av
DD
电压 应当 ideally 是 在 这 一样 潜在的 和
必须 不 是 更多 比 0.3 v apart 甚至 在 一个 瞬时 基准. 这个 供应 应当 是 decoupled 至 dgnd.
AGND 相似物 地面. 地面 涉及 要点 为 所有 相似物 电路系统 在 这 ad7470/ad7472. 所有 相似物 输入 信号
和 任何 外部 涉及 信号 应当 是 涉及 至 这个 agnd 电压. 这 agnd 和 dgnd 电压
应当 ideally 是 在 这 一样 潜在的 和 必须 不 是 更多 比 0.3 v apart 甚至 在 一个 瞬时 基准.
DGND 数字的 地面. 这个 是 这 地面 涉及 要点 为 所有 数字的 电路系统 在 这 ad7470 和 ad7472. 这
dgnd 和 agnd 电压 应当 ideally 是 在 这 一样 潜在的 和 必须 不 是 更多 比 0.3 v apart 甚至
在 一个 瞬时 基准.
V
在
相似物 输入. 单独的-结束 相似物 输入 频道. 这 输入 范围 是 0 v 至 refin. 这 相似物 输入 presents 一个
高 直流 输入 阻抗.
V
驱动
供应 电压 为 这 输出 驱动器, +2.7 v 至 +5.25 v. 这个 电压 确定 这 输出 高 电压 为 这
数据 输出 管脚. 它 准许 这 av
DD
和 dv
DD
至 运作 在 5 v (和 maximize 这 动态 效能 的 这
模数转换器) 当 这 数字的 输出 能 接口 至 3 v 逻辑.
db0–db9/11 数据 位 0 至 数据 位 9 (ad7470) 和 db11 (ad7472). 并行的 数字的 输出 那 提供 这 转换
结果 为 这 部分. 这些 是 三-状态 输出 那 是 控制 用
CS
和
RD
. 这 输出 高 电压 水平的
为 这些 输出 是 决定 用 这 v
驱动
输入.
: 点此下载
