DS90CF363A 管脚 描述— FPD Link 传输者
管脚 名字 i/o 非. 描述
TxIN I 21 TTL 水平的 输入. 这个 包含: 6 red, 6 绿色, 6 蓝, 和 3 控制 线条 — fpline,
FPFRAME 和 DRDY (也 涉及 至 作 hsync, vsync, 数据 使能).
TxOUT+ O 3 积极的 LVDS 差别的 数据 输出.
TxOUT− O 3 负的 LVDS 差别的 数据 输出.
FPSHIFT 在 I 1 TTL Ievel 时钟 输入. 这 下落 边缘 acts 作 数据 strobe. 管脚 名字 TxCLK 在.
TxCLK OUT+ O 1 积极的 LVDS 差别的 时钟 输出.
TxCLK OUT− O 1 负的 LVDS 差别的 时钟 输出.
PWR 向下
I 1 TTL 水平的 输入. 当 asserted (低 输入) 触发-states 这 输出, ensuring 低 电流 在
电源 向下.
V
CC
I 4 电源 供应 管脚 为 TTL 输入.
地 I 4 地面 管脚 为 TTL 输入.
PLL V
CC
I 1 电源 供应 管脚 为 pll.
PLL 地 I 2 地面 管脚 为 pll.
LVDS V
CC
I 1 电源 供应 管脚 为 LVDS 输出.
LVDS 地 I 3 地面 管脚 为 LVDS 输出.
产品 信息
这 ds90c363a/ds90cf363a 是 backward 兼容
和 这 ds90c363/ds90cf363 和 是 一个 管脚-为-管脚 re-
placement. 这 设备 (ds90c363a/ds90cf363a) 运用
一个 不同的 PLL architecture employing 一个 内部的 7X 时钟
为 增强 脉冲波 位置 控制.
这个 设备 (ds90c363a/ds90cf363a) 也 特性 re-
duced 变化 的 这 TCCD 参数 这个 是 重要的
为 双 pixel 产品. (看 一个-1084) TCCD 变化
有 被 量过的 至 是 较少 比 250ps 在 65MHz 下面
正常的 运行 情况.
这个 设备 将 也 是 使用 作 一个 替换 为 这
DS90CF563 (5v, 65mhz) 和 DS90CF561 (5v, 40mhz)
fpd-link 传输者 和 确实 仔细考虑/
修改:
1. 改变 5V 电源 供应 至 3.3v. 提供 这个 供应 至
这 V
CC
, LVDS V
CC
和 PLL V
CC
的 这 传输者.
2. 这 DS90C363A 传输者 输入 和 控制 输入 交流-
cept 3.3v ttl/cmos 水平. 它们 是 不 5V tolerant.
3. 至 执行 一个 下落 边缘 设备 为 这 ds90c363a,
这 r_fb 管脚 (管脚 14) 将 是 系 至 地面 或者 left un-
连接 (一个 内部的 拉-向下 电阻 biases 这个 管脚
低). 偏置 这个 管脚 至 Vcc 实现 一个 rising 边缘
设备.
传输者 时钟 Jitter 循环-至-循环
计算数量 12 和 13 illustrate 这 定时 的 这 输入 时钟 rela-
tive 至 这 输入 数据. 这 输入 时钟 (txclkin) 是 intention-
ally shifted 至 这 left −3ns 和 +3ns 至 这 正确的 当 数据
(txin0-27) 是 高. 这个 3ns 的 循环-至-循环 时钟 jitter 是 re-
peated 在 一个 时期 的 2µs, 这个 是 这 时期 的 这 输入
数据 (1µs 高, 1µs 低). 在 不同的 运行 发生率
这 N 循环 是 changed 至 维持 这 desired 3ns 循环-至-
循环 jitter 在 2µs 时期.
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