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april 1988
修订 8月 1999
74f114 双 jk 负的 边缘-triggered flip-flop
74F114
双 jk 负的 边缘-triggered flip-flop
和 一般 clocks 和 clears
一般 描述
这 74f114 包含 二 高-速 jk flip-flops 和
一般 时钟 和 clear 输入. 同步的 状态
改变 是 initiated 用 这 下落 边缘 的 这 时钟. trig-
gering occurs 在 一个 电压 水平的 的 这 时钟 和 是 不
直接地 related 至 这 转变 时间. 这 j 和 k 输入
能 改变 当 这 时钟 是 在 也 状态 没有 影响-
ing 这 flip-flop, 提供 那 它们 是 在 这 desired 状态
在 这 推荐 建制 和 支撑 时间 相关的 至
这 下落 边缘 的 这 时钟. 一个 低 信号 在 s
D
或者 c
D
阻止 clocking 和 forces q 或者 q高, 各自.
同时发生的 低 信号 在 s
D
和 c
D
强迫 两个都 q 和
Q
高.
异步的 输入:
低 输入 至 s
D
sets q 至 高 水平的
低 输入 至 c
D
sets q 至 低 水平的
clear 和 设置 是 独立 的 时钟
同时发生的 低 在 c
D
和 s
D
制造 两个都 q 和 q高
订货 代号:
设备 也 有 在 录音带 和 卷轴. 具体说明 用 appending 这 后缀 letter “x” 至 这 订货 代号.
逻辑 symbols
ieee/iec
连接 图解
顺序 号码 包装 号码 包装 描述
74F114SC M14A 14-含铅的 小 外形 整体的 电路 (soic), 电子元件工业联合会 ms-120, 0.150 narrow
74F114PC N14A 14-含铅的 塑料 双-在-线条 包装 (pdip), 电子元件工业联合会 ms-001, 0.300 宽
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