rev. 0.5 / jan. 2005 3
HY5DU281622ET
描述
这 hynix hy5du281622et 是 一个 134,217,728-位 cmos 翻倍数据 比率(ddr) 同步的 dram, ideally suited 为
这 要点-至-要点 产品 这个 require 高 densities和 高 带宽.
这 hynix 8mx16 ddr sdrams 提供 全部地 同步的 operations 关联 至 两个都 rising 和 下落 edges 的 这
时钟. 当 所有 地址 和 控制 inputs 是 latched 在 这 rising edges 的 the ck (下落 edges 的 这 /ck), 数据,
数据 strobes 和 写 数据 masks 输入 是 抽样 在 两个都rising 和 下落 edges 的 它. 这 数据 paths 是 inter-
nally pipelined 和 2-位 prefetched 至达到 非常 高 带宽. 所有 输入 和 输出 电压 水平 是 兼容
和 sstl_2.
特性
• 2.8v +/- 0.1v v
DD
和 v
DDQ
电源 供应
支持 400/375/350/333/300mhz
•2.5v +/- 5% v
DD
和 v
DDQ
电源 供应
支持 275/250/200/166mhz
• 所有 输入 和 输出 是兼容 和 sstl_2
接口
• 电子元件工业联合会 标准 400 mil x 875 mil 66 管脚 tsop ii,
和 0.65mm 管脚 程度
• 全部地 差别的 时钟 在puts (ck, /ck) 运作
• 翻倍 数据 比率 接口
• 源 同步的 - 数据 transaction 排整齐 至
双向的 数据 strobe (udqs,ldqs)
• 数据 输出 在 dqs edges 当 读 (edged dq)
数据 输入 在 dqs centers 当 写 (集中
dq)
• 数据(dq) 和 写 masks(dm) latched 在 这 两个都
rising 和 下落 edges 的 这 数据 strobe
• 所有 地址 和 控制 输入 除了 数据, 数据
strobes 和 数据 masks latched 在 这 rising edges
的 这 时钟
• 写 掩饰 字节 内容rols 用 dm (udm,ldm)
• 可编程序的 /cas latency 5, 4 和 3 是 sup-
ported
• 可编程序的 burst 长度 2, 4 和 8 和 两个都
sequential 和 interleave 模式
• 内部的 4 bank 运作 和 单独的 搏动 /ras
• tras 锁-输出 函数 是 supported
• 自动 refresh 和 自 refresh 是 supported
• 4096 refresh 循环 / 32ms
• 全部 力量, half 力量 和 弱 阻抗
驱动器 选项 控制 用 emrs
订货 信息
部分 非.
电源
供应
时钟
频率
最大值 数据 比率 接口 包装
hy5du281622et-25
vdd/vddq=2.8v
400MHz 800mbps/管脚
sstl_2
400 x 875mil
2
66 管脚 tsop ii
hy5du281622et-26 375MHz 750mbps/管脚
hy5du281622et-28 350MHz 700mbps/管脚
hy5du281622et-30 333MHz 666mbps/管脚
hy5du281622et-33 300MHz 600mbps/管脚
hy5du281622et-36
vdd/vddq=2.5v
275MHz 550mbps/管脚
hy5du281622et-4 250MHz 500mbps/管脚
hy5du281622et-5 200MHz 400mbps/管脚
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