6.42
idt70v9279/69s/l
高-速 32/16k x 16 双-端口 同步的 静态的 内存 工业的 和 商业的 温度 ranges
10
定时 waveform 的读 循环 为 流动-通过 输出
(
FT
/pipe
"x"
= v
IL
)
(3,7)
定时 waveform 的读 循环 为 pipelined 输出
(
FT
/pipe
"x"
= v
IH
)
(3,7)
一个 一个 + 1 一个 + 2 一个 + 3
t
CYC1
t
CH1
t
CL1
r/
W
地址
数据
输出
CE
0
CLK
OE
t
SC
t
HC
t
CD1
t
CKLZ
Qn Qn + 1 Qn + 2
t
OHZ
t
OLZ
t
OE
t
CKHZ
3743 drw 06
(1)
(1)
(1)
(1)
(2)
CE
1
UB
,
LB
t
SB
t
HB
t
SW
t
HW
t
SA
t
HA
t
直流
t
直流
(5)
t
SC
t
HC
t
SB
t
HB
一个 一个 + 1 一个 + 2 一个 + 3
t
CYC2
t
CH2
t
CL2
r/
W
地址
CE
0
CLK
CE
1
UB
,
LB
(4)
数据
输出
OE
t
CD2
t
CKLZ
Qn Qn + 1 Qn + 2
t
OHZ
t
OLZ
t
OE
3743 drw 07
(1)
(1)
(1)
(2)
t
SC
t
HC
t
SB
t
HB
t
SW
t
HW
t
SA
t
HA
t
直流
t
SC
t
HC
t
SB
t
HB
(5)
(1 latency)
(6)
(6)
注释:
1. 转变 是 量过的 0mv 从 低 或者 高-阻抗 电压 和 这 输出 测试 加载 (图示 2).
2.
OE
是 asynchronously 控制; 所有 其它 输入 是 同步的 至 这 rising 时钟 边缘.
3.
ADS
= v
IL
,
CNTEN
和
CNTRST
= v
IH
.
4. 这 输出 是 无能 (高-阻抗 状态) 用
CE
0
= v
IH
或者 ce
1
= v
IL
下列的 这 next rising 边缘 的 这 时钟. 谈及 至 真实 表格 1.
5. 地址 做 不 有 至 是 accessed sequentially 自从 ads = v
IL
constantly 负载 这 地址 在 这 rising 边缘 的 这 clk; 号码
是 为 涉及 使用 仅有的.
6. 如果
UB
或者
LB
是 高, 然后 这 upper 字节 和/或者 更小的 字节 的 数据
输出
为 qn + 2 将 是 无能 (高-阻抗 状态).
7. "
X
" denotes left 或者 正确的 端口. 这 图解 是 和 遵守 至 那 端口.
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