LB1875
非. 6002-5/17
3-阶段 逻辑 真实 表格 (在 = “h” indicates 这 在
+
> 在
–
情况)
fgsel 管脚
持续 从 previous 页
clksel 管脚s/s 管脚
lim 管脚
管脚 分派
IN1 IN2 IN3 IN1 IN2 IN3 源 同步
1HLHLHL VH UL
2HLLLHH WH UL
3HHLLLH WH VL
4LHLHLH UH VL
5LHHH L L UH WL
6L LHHH L VH WL
f/r= "l" f/r= "h"
输出
输入 状态 情况 Input 状态 边缘 发现 输入 状态 Divisor
高 或者 打开 停止 高 或者 打开 fg 双 边缘 高 或者 打开 1024 x 4
L 开始 L FG单独的 边缘 M 1024
L 1024 x 3
输入 状态 输出 管脚 (uh, vh, wh) pwmout 管脚
高 或者 打开 非 pwm (pam 运作) pwm 输出
L pwm (直接 pwn 运作) fg/施密特 比较器 输出
最小值 typ 最大值
[CLK
SEL
pin]
高 水平的 输入 电压 V
IH
(csel) 4.0 V
REG
V
middle 水平的 输入 电压 V
IM
(csel) 2.0 3.0 V
低 水平的 输入 电压 V
IL
(csel) 0 1.0 V
输入 打开 电压 V
IO
(csel) V
REG
–0.5 V
REG
V
高 水平的 输入 电流 I
IH
(csel) V
CSEL
=V
REG
–10 0 +10
µ
一个
低 水平的 输入 电流 I
IL
(csel) V
CSEL
=0V –200 –140
µ
一个
[lim pin]
高 水平的 输入 电压 V
IH
(lim) 3.5 V
REG
V
低 水平的 输入 电压 V
IL
(lim) 0 1.5 v
输入 打开 电压 V
IO
(lim) V
REG
–0.5 V
REG
V
高 水平的 输入 电流 I
IH
(lim) V
LIM
=V
REG
–10 0 +10
µ
一个
低 水平的 输入 电流 I
IL
(lim) V
LIM
=0V –200 –140
µ
一个
比率
参数 标识 情况
单位
1
V
REG
2
X
I
3
X
O
4
s/s
5
CLK
SEL
6
CLK
在
7
CLK
输出
8
f/r
9
FG
SEL
10
LIM
11
LD1
12
LD2
13
PD
14
E
I
15
E
O
16
TOC
17
软
18
C
PWM
地
19
PWM
输出
20
RF
21
WH
22
WL
23
VH
24
VL
25
UH
26
UL
27
V
CC
28
IN3
–
29
IN3
+
30
IN2
–
31
IN2
+
32
IN1
–
33
IN1
+
34
FG
在
–
35
FG
在
+
36
CSD
地
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A11348
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