VITESSE
半导体 公司
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05/11/01
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数据 薄板
vsc8061/vsc8062
多路调制器/demultiplexer chipset
2.5gb/s 16-位
特性
函数的 描述
这 vsc8061 和 vsc8062 是 高-速 接口 设备 有能力 的 数据 比率 向上 至 2.5gb/s. 这
设备 是 fabricated 在 镓 砷化物 使用 这 vitesse h-gaas e/d mesfet 处理 至 达到 高-
速 和 低 电源 消耗. 为 使容易 的 系统 设计 使用 这些 产品, 两个都 设备 使用 工业-
标准 -5.2v 和 -2v 电源 供应, 和 有 ecl-兼容 i/o 为 并行的 数据 interfaces. 典型
产品 包含 telecommunication 传递 和 仪器.
vsc8061 多路调制器
这 vsc8061 组成 的 一个 16:1 多路调制器 电路, 一个 阶段 探测器, 和 一个 定时 电路 这个 发生
一个 分隔-用-16 时钟 从 这 高-速 时钟 输入. 这 16:1 多路调制器 accepts 16 并行的 single-ended
ecl 兼容 输入 (d0...d15) 在 数据 比率 向上 至 156mb/s 和 bitwise serializes 它们 在 一个 2.5gb/s 串行
输出 (做/don). 这 内部的 定时 的 这 vsc8061 是 关联 至 这 负的 going 边缘 的 这 高-
速 时钟 真实 输入 (clk). 这个 时钟 是 分隔 用 16 和 是 提供 作 一个 输出 (clk16/clk16n). 这
建制 和 支撑 时间 的 这 并行的 输入 (d[0:15]) 是 指定 和 遵守 至 这 下落 边缘 的 clk16, 所以
那 clk16/clk16n 能 是 使用 至 时钟 这 数据 源 的 d[0:15]. 这 在-碎片 阶段 探测器 monitors 这
阶段 relationship 在 这 内部 发生 分隔-用-16 时钟 和 一个 externally 有提供的 低-速
涉及 时钟 输入 (dclk/dclkn). 阶段 区别 在 这些 二 时钟 信号 发生 一个 向上 或者
向下 输出 (u, d) 为 阶段 锁 产品. 这 阶段 探测器 能 是 使用 作 部分 的 一个 外部 阶段
锁 循环 (pll) 至 执行 一个 时钟 multiplication 函数.
在 产品 在哪里 一个 2.5ghz 系统 时钟 是 提供, 和 这 阶段 探测器 函数 是 不 必需的, 它
是 推荐 至 连接 一个 一侧 的 这 dclk/dclkn 输入 至 v
TT
通过 一个 50
Ω
电阻. 这 u 和 d
输出 能 是 left 打开 和 unused.
vsc8062 demultiplexer
这 vsc8062 组成 的 一个 1:16 demultiplexer 和 定时 电路系统 这个 发生 一个 分隔-用-16 时钟
从 这 高-速 时钟 输入. 这 demultiplexer accepts 一个 串行 数据 stream 输入 (di/din) 在 向上 至 2.5gb/s
和 deserializes 它 在 16 并行的 单独的-结束 ecl 兼容 输出 (d[0:15]) 在 数据 比率 向上 至 156 mb/s.
这 内部的 定时 的 这 vsc8062 是 关联 至 这 负的 going 边缘 的 这 高-速 时钟 真实 输入
(clk). 这个 时钟 是 分隔 用 16 和 提供 作 一个 输出 (clk16/ clk16n). 这 定时 参数 的 这
并行的 数据 输出 (d[0:15]) 是 指定 和 遵守 至 这 下落 边缘 的 clk16, 所以 那 clk16/clk16n
能 是 使用 至 时钟 这 destination 的 d[0:15].
•串行 数据 比率 向上 至 2.5gb/s
• 16-位 宽 ecl 100k 兼容 并行的 数据
接口
• 差别的 高-速 数据 输出
• 差别的 或者 单独的-结束 高-速 数据 和
时钟 输入
• 在-碎片 阶段 探测器 (vsc8061 多路调制器)
• 电源 消耗: vsc8061:2.0w(最大值),
vsc8062: 1.7w(最大值)
• 标准 ecl 电源 供应: v
EE
= -5.2v,
V
TT
= -2.0v
• 商业的 (0
o
c 至 +70
o
c) 或者 工业的 (-40
o
C
至 +85
o
c) 温度 范围
• 有 在 52-管脚 陶瓷的 含铅的 碎片 运输车
或者 52-管脚 塑料 四方形 flat 包装 包装
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