128k x 36 同步的 流动-通过 3.3v cache 内存
CY7C1345
Cypress 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
8月 2, 1999
特性
• 支持 117-mhz 微处理器 cache 系统 和
零 wait states
• 128k 用 36 一般 i/o
• 快 时钟-至-输出 时间
— 7.5 ns (117-mhz 版本)
• 二-位 wrap-周围 计数器 支承的 也
interleaved 或者 直线的 burst sequence
• 独立的 处理器 和 控制 地址 strobes pro-
vide 直接 接口 和 这 处理器 和 外部
cache 控制
• 同步的 自-安排时间 写
• 异步的 输出 使能
•3.3v i/os
• 电子元件工业联合会-标准 引脚
• 100-管脚 tqfp 包装
• zz “sleep” 模式
函数的 描述
这 cy7c1345 是 一个 3.3v, 128k 用 36 同步的 cache
内存 设计 至 接口 和 高-速 微处理器
和 最小 glue 逻辑. 最大 进入 延迟 从 时钟
上升 是 7.5 ns (117-mhz 版本). 一个 2-位 on-chip 计数器 cap-
tures 这 第一 地址 在 一个 burst 和 increments 这 地址
automatically 为 这 rest 的 这 burst 进入.
这 cy7c1345 准许 也 interleaved 或者 直线的 burst se-
quences, 选择 用 这 模式 输入 管脚. 一个 高 选择 一个
interleaved burst sequence, 当 一个 低 选择 一个 直线的 burst
sequence. burst accesses 能 是 initiated 和 这 处理器
地址 strobe (adsp
) 或者 这 cache 控制 地址 strobe
(adsc
) 输入. 地址 advancement 是 控制 用 这 ad-
dress advancement (adv
) 输入.
一个 同步的 自-安排时间 写 mechanism 是 提供 至 sim-
plify 这 写 接口. 一个 同步的 碎片 使能 输入 和
一个 异步的 输出 使能 输入 提供 容易 控制 为
bank 选择 和 输出 三-状态 控制.
选择 手册
7C1345–117 7C1345–100 7C1345–90 7C1345–50
最大 进入 时间 (ns) 7.5 8.0 8.5 11.0
最大 运行 电流 (毫安) 350 325 300 250
最大 备用物品 电流 (毫安) 2.0 2.0 2.0 2.0
pentium 是 一个 注册 商标 的 intel 公司.
CLK
ADV
ADSC
一个
[16:0]
GW
BWE
BWS
0
CE
1
CE
3
CE
2
OE
ZZ
BURST
计数器
dq[31:24],dp3
BYTEWRITE
寄存器
地址
寄存器
D
Q
输入
寄存器
128k x 36
记忆
排列
CLK
Q
0
Q
1
Q
D
CE
CE
CLR
睡眠
控制
dq[23:16],dp2
BYTEWRITE
寄存器
D Q
DQ
dq[15:8],dp1
BYTEWRITE
寄存器
dq[7:0],dp0
BYTEWRITE
寄存器
D Q
使能
寄存器
D
Q
CE
CLK
36 36
17
15
15
17
(一个
0
,一个
1
)
2
模式
ADSP
逻辑 块 图解
DQ
[31:0]
BWS
1
BWS
2
BWS
3
DP
[3:0]
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