ispLSI
®
2064VE
3.3v 在-系统 可编程序的
高 密度 superfast™ pld
2064ve_08
1
特性
• superfast 高 密度 可编程序的 逻辑
— 2000 pld 门
— 64 和 32 i/o 管脚 版本, 四 专心致志的 输入
— 64 寄存器
— 高 速 global interconnect
— 宽 输入 gating 为 快 counters, 状态
machines, 地址 decoders, 等
— 小 逻辑 块 大小 为 随机的 逻辑
— 100% 函数的, 电子元件工业联合会 和 引脚 兼容 和
isplsi 2064v 设备
• 3.3v 低 电压 2064 architecture
— 接口 和 标准 5v ttl 设备
• 高-效能 e
2
CMOS
®
技术
—
f
最大值
= 280mhz 最大 运行 频率
—
t
pd
= 3.5ns 传播 延迟
— 用电气 可擦掉的 和 reprogrammable
— 非-易变的
— 100% 测试 在 时间 的 制造
— unused 产品 期 关闭 saves 电源
• 在-系统 可编程序的
— 3.3v 在-系统 programmability (isp™) 使用
boundary scan 测试 进入 端口 (tap)
—打开-流 输出 选项 为 有伸缩性的 总线 接口
能力, 准许 容易 implementation 的 连线的-或者
或者 总线 arbitration 逻辑
— 增加 制造 产量, 减少 时间-至-
market 和 改进 产品 质量
— reprogram 焊接 设备 为 faster prototyping
• 100% ieee 1149.1 boundary scan testable
• 这 使容易 的 使用 和 快 系统 速 的
plds 和 这 密度 和 flexibility 的 fpgas
— 增强 管脚 locking 能力
— 三 专心致志的 时钟 输入 管脚
— 同步的 和 异步的 clocks
— 可编程序的 输出 回转 比率 控制
— 有伸缩性的 管脚 placement
— 优化 global routing pool 提供 global
Interconnectivity
函数的 块 图解
global routing pool
(grp)
A0
A1
A3
输入 总线
输出 routing pool (orp)
B3
B2
B1
B0
输入 总线
输出 routing pool (orp)
A2
GLB
Logic
排列
DQ
DQ
DQ
DQ
A4
A5
A6 A7
B7
B6
B5 B4
输入 总线
输出 routing pool (orp)
输入 总线
输出 routing pool (orp)
0139a/2064v
描述
这 isplsi 2064ve 是 一个 高 密度 可编程序的
逻辑 设备 有 在 64 和 32 i/o-管脚 版本. 这
设备 包含 64 寄存器, 四 专心致志的 输入 管脚,
三 专心致志的 时钟 输入 管脚, 二 专心致志的 global
oe 输入 管脚 和 一个 global routing pool (grp). 这
grp 提供 完全 interconnectivity 在 所有 的
这些 elements. 这 isplsi 2064ve 特性 在-系统
programmability 通过 这 boundary scan 测试 交流-
cess 端口 (tap) 和 是 100% ieee 1149.1 boundary
scan testable. 这 isplsi 2064ve 提供 非-易变的
reprogrammability 的 这 逻辑, 作 好 作 这 intercon-
nect, 至 提供 truly reconfigurable 系统.
这 基本 单位 的 逻辑 在 这 isplsi 2064ve 设备 是 这
generic 逻辑 块 (glb). 这 glbs 是 labeled a0,
a1…b7 (看 图示 1). 那里 是 一个 总的 的 16 glbs 在 这
isplsi 2064ve 设备. 各自 glb 是 制造 向上 的 四
macrocells. 各自 glb 有 18 输入, 一个 可编程序的
和/或者/独有的 或者 排列, 和 四 输出 这个 能
是 配置 至 是 也 combinatorial 或者 注册.
输入 至 这 glb 来到 从 这 grp 和 专心致志的
输入. 所有 的 这 glb 输出 是 brought 后面的 在 这
grp 所以 那 它们 能 是 连接 至 这 输入 的 任何
glb 在 这 设备.
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